KR100265138B1

KR100265138B1 - Jtag를 사용한 입/출력 토글 테스트 방법

Info

Publication number: KR100265138B1
Application number: KR1019980704325A
Authority: KR
Inventors: 엘. 랜달 주니어 모우트
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-02-06
Filing date: 1996-09-26
Publication date: 2000-09-01
Also published as: WO1997029382A1; DE69623334D1; RU2163023C2; JP3612336B2; DE69623334T2; KR19990072031A; JP2001513874A; IL124556A; CN1091880C; EP0880708A1; US5648973A; AU7367196A; IL124556A0; EP0880708B1; TW305027B; EP0880708A4; CN1211323A

Abstract

ASIC 제조업자들의 출력 토글 테스트 요건들을 충족하기 위한 IC 칩(110) 출력 핀 토글 방법은 IC 테스터(100)로부터의 데이터를 IC의 JTAG 경계 스캔 데이터 쉬프트 레지스터(205)로 데이터를 병렬 로드함으로써, 병렬 로드된 데이터가 하이 및 로우로 교호하는 데이터 비트들이 되도록 한다. 그 다음, 교호하는 데이터 비트들의 테스트 패턴은 JTAG 데이터 래치 레지스터(220)에 래치되고 IC 칩(110)의 출력 핀들로 구동된다. 그 다음, 테스트 패턴은 IC의 JTAG 쉬프트 레지스터(205)내에서 한 비트씩 쉬프트 되고 다음 클럭 사이클에서 JTAG 래치 레지스터(220)내로 병렬 로드된다. 이러한 방식으로, 외부 테스트 회로에 의해 출력 핀들상으로 구동된 테스트 패턴과 보수관계에 있는 패턴이 IC 칩(110)으로부터 구동된다. 다음으로, IC 칩(110)상의 출력 핀들 각각에 대해 교호하는 천이를 제공하도록 이 과정이 한 번 더 반복된다.

Description

ＪＴＡＧ를 사용한 입/출력 토글 테스트 방법

예컨대, 집적 회로(IC) 칩내에 구현되는 복잡한 집적 회로를 테스트하는 잘 알려진 방법은 본 출원서에 참고자료로써 첨부된 국제 공동 테스트 액션 그룹(JTAG:Joint Test Action Group)에 의해 만들어진 IEEE 1149.1 경계-스캔 표준(boundary-scanned standard)이다. 이러한 표준의 한가지 구현예는 집적 회로 소자의 주변을 둘러싸는 경로를 형성하기 위해 데이지 형태로 연결된(daisy chained) 쉬프트-레지스터 소자들을 제공함으로써, 직렬 경계-스캔 테스트를 위한 소자들(예를 들어, 집적 회로)을 설계하는 것을 수반한다.

JTAG를 이용하여 직렬 테스트하는 일반적인 개념은 집적 회로 소자 내부의 회로를 자극하기 위해 즉, 회로로부터 소정의 출력 신호들을 발생시키기 위해 다수개의 집적회로 소자들 내부로 그리고 그들을 통하여 직렬 데이터를 쉬프트시키는 것이다. 그런후에, 집적 회로 소자들에 의해 발생되거나, 집적 회로 소자의 입력핀들로 받아들여지는 데이터는 집적회로 소자에서 JTAG 마스터 테스트 회로로 쉬프트된다.

만약, 마스터 테스트 회로로 돌아온 데이터 스트림이 기대된 것과 다르다면, 테스트 회로에 의해 회로 내의 오동작이 검출된다. 소프트 웨어의 제어하에 데이터 스트림에 존재하는 상기 편차들을 신중하게 분석하면, 회로내에 존재하는 어떠한 오동작도 분리해낼 수 있다.

대부분의 주문형 집적 회로(ASIC:Application Specific Integrated Circuit) 판매업자들은, IC의 제조 테스트의 부분으로써, 테스트되는 IC의 모든 출력핀들(즉, 출력 전용핀들 뿐아니라 양방향 입/출력핀들을 포함함)이 처음 수백 개의 테스트 벡터들 내에서 토글될 것을 요구한다. 즉, IC 테스트 회로는 각 출력핀에서 저전압에서 고전압으로의 천이와 함께 고전압에서 저전압으로의 천이를 관찰해야만 한다. 이는 출력단자들 각각이 정확히 동작하고 있다는 것과 상태간의 천이가 가능하다는 것을 보장하기 위한 것이다.

그러나, 테스트되는 IC들중 많은 것들이 출력 핀들이 토글되도록 정상적으로 제어하는 복잡한 상태 장치 회로를 가질 수 있기 때문에, 적절한 테스트 벡터들이 창출되고 처음 몇 개의 테스트 벡터들 내에서 각각의 모든 출력 핀들이 토글되는 것을 보장하기 위해서는 복잡한 해석이 필요될 수 있다. 표준 JTAG를 이용하여 출력단자들을 토글하는 것은 핀수가 많은 IC들에 대해서는 효율적이지 못한데, 이는 각각의 새로운 벡터가 JTAG 인터페이스를 통해 직렬로 로드되어야 하기 때문이다. IC내의 특정회로에 의존하지 않는 ASIC이나 이와 유사한 IC의 출력단자들을 토글하는 표준 방법을 제공하는 것이 바람직하다. 따라서, IC상에서 각 출력핀들이 토글되는 것을 보장하는 간단하면서도 정밀한 방법이 필요하게 된다.

본 발명은 효율적이고 ASIC의 특정한 주요 기능에 좌우되지 않는 표준화된 방식으로 ASIC 제조업자의 출력 토글 테스트 요구 조건을 만족하는 방법에 관한 것이다.

도 1A는 IC 테스터를 사용하여 테스트되고 있는 IC 칩의 사시도이다.

도 1B는 도 1A의 IC와 IC 테스터의 연결을 보이는 개략적인 블록도이다.

도 2는 도 1의 IC칩 내의 내부 JTAG 경계 스캔 테스트 회로의 일부를 보여주는 개략적인 블록도이다.

도 3은 JTAG 경계 스캔 테스트 회로를 제어하기 위해 사용되는 JTAG TAP 제어기 회로의 동작을 보여주는 상태도이다.

도 4는 도 1 및 도 2의 IC 칩상의 모든 입/출력 핀들이 몇 개의 테스트 벡터들내에서 토글되는 것을 보장하기 위한, 본 발명에 따른 일반적인 방법의 플로우 차트이다.

IC에서 테스트중인 출력핀들 각각을 빠르고 효율적으로 토글하는 방법에서는 상기 IC에 새로운 JTAG "토글 테스트" 명령을 추가하고, 모든 출력전용 핀들을 양방향성 핀들로 변경할 필요가 있다. 상기 방법은 상기 JTAG 인터페이스를 통해 IC로 상기 새로운 "토글 테스트" 명령을 보내는 단계; IC의 입/출력 핀들을 하이 임피던스 상태로 두는 단계; IC의 입력 핀들을 통해 IC 테스터로부터 각 IC의 JTAG 경계 스캔 쉬프트 레지스터 소자들로 하이와 로우 비트들이 교호하는 패턴을 병렬 로드하는 단계; IC 테스트 회로의 JTAG 제어 및 데이터 신호들이 아닌 입/출력 핀들을 하이 임피던스 상태로 두는 단계; 교호하는 테스트 패턴으로 IC의 입/출력 핀들의 출력 단자들을 인에이블시키는 단계; IC에 의해 출력되는 교호하는 테스트 패턴을 IC의 경계 스캔 레지스터(BSR:Boundary Scan Register) 내로 다시 캡쳐하는 단계; BSR 내에서 교호하는 테스트 패턴을 한 비트 쉬프트시키는 단계; 이 새로운 테스트 패턴으로 데이터 레지스터(DR:Data Register)를 갱신하고, 모든 출력 단자들이 첫 번째 토글하도록 하는 단계; IC에 의해 출력되는 이 새로운(쉬프트된) 교호하는 테스트 패턴을 IC의 BSR 내로 다시 캡쳐하는 단계; 테스트 패턴을 한 비트 쉬프트하는 단계; 그리고 마지막으로 세 번째 교호하는 테스트 패턴으로 DR을 갱신하고 모든 출력단자들이 두 번째 토글하도록 하는 단계를 포함한다. 따라서, 각 출력 단자는 하이에서 로우로의 천이와 로우에서 하이로의 천이를 하게된다.

도 1A는 IC 테스터(100)를 사용하여 테스트되고 있는 집적회로(IC:Integrated Circuit) 칩(110)의 사시도이다. IC 칩(110)은 테스트 소켓(120)에 끼워져 있다. 도 1A에 도시된 바와 같이, IC 칩(110)은 테스트하기 전에 팩키징되어 있다. 그러나, 본 발명이 속하는 기술 분야에 통상의 지식을 가진 자는 IC 칩(110)을 팩키징하기 전에 제조중인 웨이퍼 상태에서 테스트할 수 있다는 것을 이해할 것이다.

도 1B는 IC 테스터(100)에 연결된 IC 칩(110)의 매우 간략화된 개략적인 블록도이다. 도 1B에 도시된 바와 같이, IC 테스터(100)는 IC 칩(110) 내부의 예컨대 PCI 인터페이스(128), 프로세서 인터페이스(138) 및 메모리 인터페이스(148)에 연결된다. JTAG 라인들(150)(클럭, 직렬 데이터 입력, 직렬 데이터 출력 및 모드 선택 신호선들을 포함함) 또한 IC(110)와 IC 테스터(100)를 연결한다. PCI 인터페이스(128), 프로세서 인터페이스(138) 및 메모리 인터페이스(148)는 IC(110)의 입/출력 핀들을 테스트하기 위한 JTAG BSR(도 1B에 미도시되었음)을 포함한다.

이 기술 분야에서 잘 알려진 바와 같이, 동작중에, IC 테스터(100)는 IC(110)가 적절하게 동작하고 있는지를 결정하기 위해 테스트되고 있는 IC내부로 소정의 테스트 벡터들을 로드하고 IC의 출력들을 예상된 결과들과 비교한다. IC(110)가 적절하게 동작하고 있지 않으면, IC(110)는 결함이 있는 것으로 식별된다.

위에서 간략하게 설명한 바와 같이, 대부부의 ASIC 판매자들은 처음 수백 개의 테스트 벡터들 내에 모든 출력핀들이 토글되는 것을 요구한다. 따라서, IC 칩(110)을 테스트하는 동안, IC 칩(110) 상의 모든 입/출력 선들이 토글되는 것을 보장하는 것이 필요할 것이다. 모든 입/출력 선들이 토글할 수 있는지를 가능한한 빨리 결정하는 것이 특히 유리하다. 이는 입/출력 선들 중 하나가 토글하지 않아 더 이상 IC 칩(110)의 테스트가 필요없게 되면 이 칩은 결함이 있는 것으로 바로 표시될 수 있기 때문이다. 따라서, 입/출력 선 토글 테스트가 처음 몇 개의 테스트 클럭 주기 내에 수행될 수 있다면 귀중한 테스트 시간이 절약되게 된다.

도 2는 도 1의 IC 칩(110) 내부에 있는 JTAG BSR 테스트 회로를 보여주는 개략적인 블록도이다. 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자는, JTAG 테스트 회로중 도 2에 도시된 부분(200)이 명료함을 위한 목적으로 간략화되어 있으며, 예컨대, JTAG 경계 스캔 회로와 전형적으로 관련되어 있고 JTAG 제어하에 있지 않을 때 IC가 정상적으로 기능하도록 해주는 IC의 코아 로직 출력 멀티플렉서 회로 및 출력 제어 회로를 포함하지 않았다는 것을 이해할 것이다. 도 2에 도시된 바와 같이, 복수개의 데이터 쉬프트 레지스터 소자들(205)(예를 들어, D-플립플롭)은 복수개의 멀티플렉서들(204)을 통해 직렬로 연결되어 있어서, 클럭 펄스가 인가될 때 이들 쉬프트 레지스터 소자들(205) 각각에 저장된 데이터 비트들이 다음 쉬프트 레지스터로 쉬프트될 수 있다. 갱신 트리거 펄스 인가시에 데이터는 쉬프트 레지스터 소자들(205)의 출력 단자들로부터 복수개의 데이터 래치 레지스터 소자들(220)의 출력 단자들로 래치될 수 있어서, 쉬프트 레지스터의 전체 내용이 데이터 래치 레지스터(220)로 병렬 로드될 수 있다. 출력 인에이블 신호가 활성화될 때, 출력 버퍼들(230)은 데이터 래치 레지스터 소자들(220)의 출력 단자에 있는 신호를 복수개의 입/출력 핀들(240)로 전달함으로써, 데이터 래치 레지스터(220)내의 데이터가 입/출력 핀들(240)상으로 출력 데이터들을 구동하는데 사용될 수 있도록 한다.

복수개의 입력 버퍼들(250)은 인에이블 신호가 가해질 때 입/출력 핀들(240)에 인가된 신호들이 멀티플렉서들(204)을 통해 쉬프트 레지스터 소자들(205)로 로드될 수 있게 해준다. 여기서, 입력 버퍼들(250)은 입/출력 핀들(240)과 IC 칩내의 다른 회로 사이에 결선도 제공하지만, 본 발명을 명료하게 보여주기 위한 목적으로 이러한 결선들은 도 2에 도시되지 않았다는 것을 주목하여야 한다.

특별히 바람직한 실시예에서는, 본 발명의 방법이 원활해지도록 하기 위해 JTAG 경계 스캔 테스트 레지스터내에 특별한 회로가 제공된다. 구체적으로, 출력 인에이블 비트들을 저장하기 위해 사용되는 쉬프트 레지스터 소자들(205) 각각은 경계 스캔 쉬프트 레지스터의 한 쪽 끝에 함께 그룹핑되어 있고, 출력 인에이블 비트들을 저장하기 위해 사용되는 쉬프트 레지스터 소자들(205)과 입/출력 핀들(240)을 통해 출력될 비트들을 저장하기 위해 사용되는 쉬프트 레지스터 소자들(205) 사이에 멀티플렉서 회로(260)가 위치하게 된다. 멀티플렉서(260)가 제1 선택 모드에 있을 때, 멀티플렉서(260)는 단순히 출력 인에이블 쉬프트 레지스터 소자들(205)을 다른 쉬프트 레지스터 소자들(205)에 정상적인 방법으로 연결하므로써, 테스트 벡터 비트들이 방해받지 않고서 경계 스캔 쉬프트 레지스터를 통해 쉬프트될 수 있도록 한다. 멀티플렉서(260)가 제2 선택 모드(즉, 토글 테스트 모드)에 있을 때에는, 각 쉬프트 레지스터(205)의 반전된 출력이 멀티플렉서들(260 및 204)을 통해 그 각각의 입력 단자에 연결된다. 아래에 더욱 상세하게 설명되는 바와 같이, 이 구성은 JTAG 테스트 회로가 토글 테스트 모드에 있을 때, 멀티플렉서(260) 다음의 첫 번째 쉬프트 레지스터 소자(205)내로 쉬프트되는 데이터 비트가 첫 번째 쉬프트 레지스터 소자(205)로부터 쉬프트되어 출력되는 비트와 상보적인(즉, 반대의) 비트가 되는 것을 보장한다.

쉬프트 레지스터 소자들(205), 래치 레지스터 소자들(220) 및 멀티플렉서들(260 및 204)은 명령어 레지스터 및 관련 회로와 함께 JTAG TAP 제어기 상태 장치에 의해 제어되는데, 상기 JTAG TAP 제어기 상태 장치와 명령어 레지스터 및 관련 회로는 참조번호 280에 의해 총체적으로 표시되어 있다. 물론, 본 발명이 속하는 기술 분야에서 통상적인 지식을 가진 자들은 명령어 레지스터가 경계 스캔 테스트 회로를 제어하는데 사용되는 따로따로 로드될 수 있는 쉬프트 및 래치 레지스터들을 포함한다는 것을 이해할 것이다. 주로 본 발명의 이러한 특징을 설명하기 위한 편의상, 명령어 레지스터는 제어회로(280)에 포함된다. 제어기(280)는, 라인(285)상의 테스트 데이터 입력(TDI:Test Data Instruction) 신호와 테스트 클럭(TCK:Test Clock) 라인(287)상의 테스트 클럭 신호(TCK)와 라인(289)상의 테스트 모드 선택(TMS:Test Mode Select) 신호를 통해 명령어 비트를 받아들인다.

도 3은 라인들(289,287)상으로 제공되는 TMS 및 TCK 제어 신호들에 응답하여 이루어지는 TAP 제어기(280)의 동작을 보여주는 상태도이다. TAP 제어기 상태 장치(280)는 테스트 로직 리셋 상태(342)에서 시작하여, TMS 신호가 1인 동안은 그 상태를 유지한다. TMS 신호가 0인 경우는 아이들 상태(300)로 들어간다. 아이들 상태는 스캔 동작들 사이의 제어기 상태를 성립시킨다. 일단 들어가게 되면, TAP 제어기(280)는 TMS 신호가 로우로 유지되는 동안 이이들 상태(300)를 유지하게 된다. 아이들 상태(300)에서는, 본 발명의 기술 분야에서 잘 알려진 바와 같이 어떤 JTAG 명령어들이 존재할 때에만 선택된 테스트 로직내의 동작이 발생한다. 아이들 TAP 제어기 상태(300)에서 수행하기 위한 기능들을 일으키지 않는 명령어들이 명령어 레지스터(280)내로 로드되는 경우에는, 현재의 명령어에 의해 선택된 모든 테스트 데이터 레지스터들은 이전 상태를 유지할 것이다.

TMS 신호가 하이이고 상승 엣지가 TCK 신호에 인가되면, TAP 제어기(280)는 데이터 레지스터 선택 스캔 상태(305)로 이동한다. 데이터 레지스터 선택 스캔 상태(305)는 현재의 명령어에 의해 선택된 모든 데스트 데이터 레지스터들이 그들의 전 상태를 유지하는 임시적인 제어기 상태이다. 만약 TCK 신호에 상승 엣지가 인가되는동안 TMS 신호가 로우로 유지되는 경우에는 TAP 제어기(280)는 데이터 레지스터 캡쳐 상태(315)로 천이하고, 반면에 TMS 신호가 하이로 유지되고 상승 엣지가 TCK 신호에 적용되는 경우에는 TAP 제어기 상태 장치(280)는 명령 레지스터 선택 스캔 상태(310)로 천이한다.

TAP 제어기 상태 장치(280)가 데이터 레지스터 캡쳐 상태(315)로 천이하면, 이 상태에서, 입력 버퍼들(250)로부터의 데이터는 TCK 신호의 상승 엣지에서 쉬프트 데이터 레지스터(205)로 병렬 로드될 수 있다. 더욱이, TAP 제어기 상태 장치(280)가 데이터 레지스터 캡쳐 상태(315)에 있는 동안에는, 명령어 레지스터들(280)내에 저장된 비트들은 바뀌지 않고 남아 있는다. TMS 신호가 로우로 유지되고 상승 엣지가 TCK 신호에 적용되는 동안에 TAP 제어기(280)가 캡쳐 데이터 레지스터 상태(315)에 있을 때에는, 제어기는 데이터 레지스터 쉬프트 상태(320)로 들어간다. 그렇지만, 상승 엣지가 TCK 신호에 적용되는 동안 TMS 신호가 하이로 유지된다면, TAP 제어기 상태 장치(280)는 데이터 레지스터 캡쳐 상태(315)에서 곧바로 데이터 레지스터 출구 상태(325)로 천이한다. 데이터 레지스터 쉬프트 상태(320)내에서, 라인(285)을 따라 입력되는 데이터는 데이터 쉬프트 레지스터(205)로 쉬프트된다. TMS 신호가 로우로 유지되는 동안 TCK 신호의 각 상승엣지가 인가되면, 데이터의 추가적인 비트가 라인(285)을 통해 데이터 쉬프트 레지스터로 쉬프트된다. TMS 신호가 로우로 유지되는 동안 계속 TAP 제어기(280)는 데이터 레지스터 쉬프트 상태(320)에 머무른다. 따라서, 상태(320)에서 TMS 신호가 로우로 유지되는 동안, 소정의 테스트 벡터들을 쉬프트 레지스터들(205)로 로드하기 위해 필요한 만큼의 데이터 비트들이 레지스터(205)로 쉬프트된다.

TMS 신호가 하이로 유지되는 동안 TAP 제어기(280)가 데이터 레지스터 쉬프트 상태(320)에 있고 상승 엣지가 TCK 신호에 인가될 때, TAP 제어기 상태 장치(280)는 출구 데이터 레지스터 상태(325)로 들어간다. 데이터 레지스터 출구 상태(325)는 일시적인 제어기 상태이다. TMS 신호가 하이로 유지된다면, TCK 신호에 인가되는 상승 엣지는 TAP 제어기(280)가 데이터 레지스터 갱신 상태(340)로 들어가도록 하고, 반면에 상승 엣지가 TCK 신호에 인가되는 동안 TMS 신호가 로우를 유지하면 TAP 제어기(280)는 데이터 레지스터 중지 상태(330)로 들어간다. 데이터 레지스터 중지 상태(330)는 테스트 데이터 레지스터(205)의 쉬프트가 일시적으로 중지되도록 해준다. TMS 신호가 로우를 유지하는 동안, TAP 제어기(280)는 데이터 레지스터 중지 상태(330)를 유지한다. TMS 신호가 하이를 유지하고 상승 엣지가 TCK 신호에 인가되면, TAP 제어기 상태 장치(280)는 마찬가지로 임시적인 제어기 상태인 제2 데이터 레지스터 출구 상태(335)로 들어간다. TMS 신호가 로우를 유지하는 동안 상승 엣지가 TCK 신호에 인가된다면, TAP 제어기 상태 장치(280)는 데이터 레지스터 쉬프트 상태(320)로 되돌아 간다. 그렇지만, 상승 엣지가 TCK 신호에 인가되는동안 TMS 신호가 하이를 유지한다면, TAP 제어기 상태 장치(280)는 제2 데이터 레지스터 출구 상태(335)에서 데이터 레지스터 갱신 상태(340)로 천이한다. 도 2에 도시된 바와 같이, 어떤 명령어들에 응답하여 데이터가 명령어 레지스터(280) 및 관련된 쉬프트 레지스터 경로(205)로 쉬프트되는 동안 데이터 레지스터(205)내의 데이터가 변경되는 것을 방지하기 위해, 쉬프트 데이터 레지스터(205)는 래치된 병렬 출력단(220)에 연결된다. 따라서, 데이터 레지스터 갱신 상태(340)에서는, 데이터가 TCK 신호의 하강 엣지시 쉬프트 레지스터(205)에서 쉬프트 레지스터(220)의 병렬 출력단으로 래치된다. 따라서, 데이터는 데이터 래치 레지스터(220)내에 저장되어, 셀프-테스트 수행중의 동작이 요구되는 경우(예를들어, 설계에 의해 특정되는 JTAG 명령에 응답하여 아이들 상태인 동안)를 제외하고는, 레지스터(220) 내에 있는 데이터가 데이터 레지스터 갱신 상태에서만 변경되도록 한다. 상태들(305~335) 각각에서와 같이, 명령어 쉬프트 레지스터(280) 및 명령어 래치 데이터 레지스터(280) 내에 저장된 명령어들은 TAP 제어기(280)가 데이터 레지스터 갱신 상태(340)내에 있는 동안에는 변경되지 않는다. TAP 제어기가 데이터 레지스터 갱신 상태에 있고 상승엣지가 TCK 신호에 인가될 때, TAP 제어기(280)는 TMS 신호가 하이를 유지할 때에는 데이터 레지스터 선택 스캔 상태(305)로 들어고 TMS 신호가 로우를 유지할 때에는 아이들 상태(300)로 들어간다.

TAP 제어기 상태 장치(280)가 데이터 레지스터 선택 상태(305)에 있는 동안 TMS 신호가 하이를 유지하고 상승엣지가 TCK 신호에 인가된다면, TAP 제어기 상태 장치(280)는 명령어 레지스터 선택 스캔 상태(310)로 천이한다.

TAP 제어기 상태 장치(280)가 명령어 레지스터 캡쳐 상태(345)로 천이한다면, 이 상태에서, 명령어들은 TCK 신호의 상승 엣지에서 쉬프트 명령어 레지스터(280)로부터 명령 레지스터(280)로 병렬 로드될 수 있다. 더욱이, TAP 제어기 상태 장치(280)가 명령어 레지스터 캡쳐 상태(345)에 있는 동안에는, 데이터 레지스터들(205,220) 내에 저장된 비트들이 바뀌지 않고 남아있게 된다. TMS 신호가 로우를 유지하고 상승 엣지가 TCK 신호에 인가되는 동안 TAP 제어기(280)가 명령어 레지스터 캡쳐 상태(345)에 있을 때에는, 제어기가 명령어 레지스터 쉬프트 상태(350)로 들어간다. 그렇지만, 상승엣지가 TCK 신호에 인가되는 동안 TMS 신호가 하이로 유지된다면, TAP 제어기 상태 장치(280)는 명령어 레지스터 캡쳐 상태(345)에서 곧바로 명령어 레지스터 출구 상태(355)로 천이한다. 명령어 레지스터 쉬프트 상태(350) 내에서, 라인(285)을 따라 입력되는 명령어들은 명령어 쉬프트 레지스터(280)로 쉬프트된다. TMS 신호가 로우를 유지하는 동안 TCK 신호의 각 상승 엣지가 인가되면, 명령어의 추가적인 비트가 라인(285)을 통해 명령어 쉬프트 레지스터(280)내로 쉬프트된다. TMS 신호가 로우를 유지하는 한, TAP 제어기(280)는 명령어 레지스터 쉬프트 상태(350)에 머무른다. 따라서, 상태(350)에서 TMS 신호가 로우를 유지하는 동안에는, 소정의 명령어 벡터들을 명령어 쉬프트 레지스터들(280)로 로드하기 위해 필요한 만큼의 명령어 비트들이 쉬프트된다.

TAP 제어기(280)가 명령어 레지스터 쉬프트 상태(350)에 있고 TMS 신호가 하이를 유지하는 동안 상승엣지가 TCK 신호에 인가될 때, TAP 제어기 상태 장치(280)는 명령어 레지스터 출구 상태(335)로 들어간다. 명령어 레지스터 출구 상태(355)는 일시적인 제어기 상태이다. TMS 신호가 하이를 유지하는 경우, TCK 신호에 인가되는 상승엣지는 TAP 제어기(280)가 명령어 레지스터 갱신 상태(370)로 들어가도록 하고, 반면에 상승 엣지가 TCK 신호에 인가되는 동안 TMS 신호가 로우를 유지하는 경우에는 TAP 제어기(280)는 명령어 레지스터 중지 상태(360)에 들어간다.

명령어 레지스터 중지 상태(360)는 테스트 명령어 레지스터(280)의 쉬프트가 일시적으로 중지되도록 해준다. TMS 신호가 로우를 유지하는 동안, TAP 제어기(280)는 명령어 레지스터 중지 상태(360)에 남아 있는다. TMS 신호가 하이를 유지하고 상승 엣지가 TCK 신호에 인가되면, TAP 제어기 상태 장치(280)는 마찬가지로 일시적인 제어기 상태인 제2 명령 레지스터 출구 상태(365)로 들어간다. TMS 신호가 로우를 유지하는 동안 상승엣지가 TCK 신호에 인가되는 경우에는, TAP 제어기 상태 장치(280)는 명령어 레지스터 쉬프트 상태(350)로 되돌아간다. 그렇지만, 상승 엣지가 TCK 신호에 인가되는 동안 TMS 신호가 하이를 유지한다면, TAP 제어기 상태 장치(280)는 제2 명령어 레지스터 출구 상태(365)로부터 명령어 레지스터 갱신 상태(370)로 천이한다. 쉬프트 명령어 레지스터(280)는, 명령어 비트들이 명령어 쉬프트 레지스터내로 쉬프트되는 동안 명령어 레지스터(280)내의 명령어가 바뀌는 것을 방지하기 위한 래치된 병렬 출력단을 포함한다. 명령어 레지스터 래치(280)는 명령어 레지스터(IR:Instruction Register) 갱신 상태(370)에 있는 동안에만 갱신된다. TAP 제어기(280)가 명령어 레지스터 갱신 상태(370)에 있고 상승 엣지가 TCK 신호에 인가될 때, TAP 제어기(280)는 TMS 신호가 하이를 유지할 때에는 데이터 레지스터 선택 스캔 상태(305)에 들어가고 TMS 신호가 로우를 유지할 때에는 아이들 상태(300)로 들어간다.

명령어 레지스터 선택 상태(310)내에서 상승엣지가 TCK 신호에 인가되는 동안 TMS 신호가 하이를 유지하는 경우에는, TAP 제어기(280)는 테스트 로직 리셋 상태(342)로 들어간다. TAP 제어기 상태 장치(280)가 테스트 로직 리셋 상태(342)에 들어갈 때, 테스트 로직은 디스에이블되어 온-칩 시스템 로직의 정상적인 동작이 방해받음없이 지속될 수 있다.

도 4는 IC 칩의 출력 핀들을 빠르고 효율적으로 토글하기 위한 본 발명의 방법을 보여주는 플로우차트이다. 일단 시작 블록(400)에 묘사된 바와 같이 방법이 시작되면, 실행 블록(402)에 묘사된 바와 같이, 명령어 레지스터(제어기(280)내에 포함되어 있음)에 적정한 비트들이 로드되어 JTAG 경계 스캔 테스트 회로를 토글 테스트 모드로 설정하게된다. 즉, 명령어 레지스터에 로드된 비트들은, 멀티플렉서(260)의 출력 단자로부터 교호하는 비트 패턴이 발생되도록 멀티플렉서(260)의 선택 비트가 설정될 수 있게 한다. 이어서, 실행 블록(405)에 묘사된 바와 같이, 입/출력 핀들(240)을 하이 임피던스 상태로 둘 수 있도록 출력 인에이블 비트들이 설정된다. 이것은, 예를 들어 모든 출력 인에이블 비트들이 클리어될 때까지 제어기(280)의 제어하에서 0(즉, 저전압 레벨 비트)의 연속열을 데이터 쉬프트 레지스터(205)로 쉬프트함으로써 달성된다. 쉬프트 레지스터 소자들(205)내의 출력 인에이블 비트들이 클리어된 후에, 데이터 레지스터 갱신 상태로 들어가게 되어(도 3을 참조) 쉬프트 레지스터 소자들내에 저장된 출력 인에이블 비트들이 그에 대응하는 데이터 래치 레지스터 소자들(220)로 래치된다. 결과적으로, 버퍼들(230)은 제3 상태(즉, 하이 임피던스 상태)로 된다. 위에서 설명한 바와 같이, 출력 인에이블 비트들은 데이터 쉬프트 레지스터의 한 쪽 끝에서 그룹핑되어 모든 출력 인에이블 비트들이 몇 개의 클럭 주기내에 설정될 수 있게 되어 있다. 이에대한 대안으로서, 레지스터 내의 위치에 관계없이 모든 출력 인에이블 레지스터 소자들을 원하는 비트값으로 병렬 로드하기 위한 즉, 출력 인에이블 레지스터 소자들을 오버라이트하기 위한 특별한 로직(미도시됨)이 제공될 수 있다. 따라서, 이 대체 실시예에서, 토글되어야 하는 모든 출력 단자들을 인에이블하는데 단 하나의 동작이 사용될 수 있다.

다음에는, 실행 블록(407)에 묘사된 바와 같이, IC 테스터(100)가 입/출력 핀들(240)상으로 테스트 패턴을 출력한다. 데이터 쉬프트 레지스터(205)의 모든 성분이 그의 이진 보수에 인접해 있도록, 테스트 패턴은 하이 및 로우 비트(즉, 이진수 1 및 0)들이 교호하는 패턴을 포함하는 것이 유리하다. 그 다음, 실행 블록(410)에 묘사된 바와 같이, 제어기(280)는 테스트 패턴이 데이터 쉬프트 레지스터 소자들(205) 내로 병렬 로드되도록(즉, 스캔되도록)하는 데이터 레지스터 캡쳐 상태로 들어간다.

IC 테스터(100)가 하이 임피던스 상태로 된 후에, 실행 블록(415)에 묘사된 바와 같이, 이에 뒤이어서 출력 인에이블 비트들은 입/출력 핀들(240)을 통해 출력을 인에이블하도록 설정된다. 이것은, 예를 들어 모든 출력 인에이블 비트들이 셋될 때까지 제어기(280)의 제어하에서 1(즉, 고전압 레벨 비트들)의 연속열을 데이터 쉬프트 레지스터 소자들(205)로 쉬프트함으로써 달성된다. (위에서 기술한 바와 같이, 교호 로직이 이 기능을 위해 사용될 수 있다.) 쉬프트 레지스터 소자들(205)내의 출력 인에이블 비트들이 설정되어진 후에, 데이터 레지스터 갱신 상태로 들어가게 되어(도 3 참조) 쉬프트 레지스터 소자들(205)내에 저장된 출력 인에이블 비트들이 그에 대응하는 데이터 래치 레지스터 소자들(220)에 래치되도록 하게 된다. 결과적으로, 버퍼들(230)이 인에이블되어 데이터 래치 레지스터 소자들(230)의 출력단에 있는 데이터를 출력하게 된다.

출력 인에이블 비트들이 데이터 래치 레지스터에 래치됨과 동시에(즉, 같은 갱신 명령 제어하에서), 하이 및 로우 비트들이 교호하는 테스트 패턴은 래치된 데이터 레지스터내로 래치된다. 따라서, 데이터 래치 레지스터 소자들(220)의 출력단자들이 인에이블된 버퍼들(230)을 통해 입/출력 핀들(240)에 연결되어 있으므로, 테스트 패턴은 입/출력 핀들(240)상으로 출력된다.

일단 하이 및 로우 비트들이 교호하는 테스트 패턴이 IC 칩(110)의 입/출력 핀들(240)상으로 출력되면, 실행 블록(420)에 묘사된 바와 같이 이 데이터 패턴은 샘플링되어 데이터 쉬프트 레지스터 소자들(205)내로 병렬 로드된다. 입/출력 핀들(240)상에 있는 비트들의 샘플링은 제어기(280)가 데이터 레지스터 캡쳐 상태(315)에 있게함으로써 달성된다. 따라서, 데이터 쉬프트 레지스터는 입/출력 핀들(240) 상으로 테스트 패턴을 출력하기 전에 원래 저장되었던 것과 정확히 같은 테스트 패턴을 저장한다.

다음으로, 데이터 레지스터(DR:Dater Register) 쉬프트 상태(320)는 실행 블록(425)에 묘사된 바와 같이 데이터 쉬프트 레지스터 소자들(205)내에 저장된 테스트 패턴을 한 비트 쉬프트되도록 한다. 따라서, 데이터 쉬프트 레지스터 소자들(205) 각각은 이전 클럭 주기(즉, 쉬프트가 일어나기기 전)에 저장된 비트의 보수를 저장하게 된다. 멀티플렉서(260)가 토글 테스트 모드로 설정되어 있어서 첫 번째 쉬프트 레지스터 소자의 출력이 반전되어 다시 첫 번째 쉬프트 레지스터 소자내로 로드되도록 되어 있기때문에, 쉬프트가 수행될 때마다 하이 및 로우 비트들이 교호하는 패턴이 유지된다.

일단 테스트 패턴이 한 비트 쉬프트되어지면, 실행 블록(430)에 묘사된 바와 같이, 이 쉬프트된 테스트 패턴은 갱신 상태(340)를 통하여 데이터 래치 레지스터 소자들(220)로 래치된다. 따라서, 출력 핀들(240) 상으로 출력되었던 원래의 테스트 패턴의 보수가 이제 출력되게 되어서, 출력 핀들(240)이 로우 상태에서 하이 상태로 또는 하이 상태에서 로우 상태로 토글되게 된다. 이러한 방식으로, 토글 요건들의 처음 절반이 충족된다.

토글 요건의 두 번째 절반을 충족하기 위해(즉, 첫 번째 토글이 로우 상태에서 하이 상태로 이루어졌다면 두 번째 토글은 하이 상태에서 로우 상태로 이루어 지도록 하거나 또는 그 반대의 경우와 같이, 반대 방향으로 토글하도록), 출력 핀들(240)상에 데이터는 실행 블록(435)에 묘사된 바와 같이 데이터 레지스터 캡쳐 상태(315)에 의해 다시 데이터 쉬프트 레지스터(205)로 로드된다. 일단 이 테스트 패턴이 데이터 쉬프트 레지스터 소자들(205) 내로 로드되면, 테스트 패턴은 실행 블록(440)에 묘사된 바와 같이 한 비트 쉬프트된다. 그 다음, 이 쉬프트된 테스트 패턴은 실행 블록(445)에 묘사된 바와 같이 데이터 래치 레지스터 소자들(220)로 래치되므로써, 현재 입/출력 핀들(240)상에 있는 데이터의 보수 데이터가 핀들(240)상으로 출력된다.

이러한 방식으로, 토글 요건의 두 번째 절반이 충족되게 되어, 모든 입/출력 핀들(240)에 대한 토글을 보장하기 위해 나머지 테스트 벡터들을 특별히 맞추어야만 할 필요가 더 이상 없게 된다. 따라서, 실행 블록(450)에 묘사된 바와 같이, JTAG 회로는 TAP 제어기 상태 장치(280)를 테스트-로직 리셋 상태(342)로 변화시킴으로써 디스에이블된다. 이제 IC의 정상 모드 테스트가 IC 테스터(100)에 의해 수행될 수 있다. 다음으로, 상기 방법은 종료 블록(455)에 나타낸 바와 같이 종료된다.

이상으로 본 발명을 상세하게 설명하였지만, 전술한 설명은 예시적인 것이며 한정하는 것이 아니라는 것을 이해해야만 한다. 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자는 본 발명의 사상 또는 본질적인 특성으로부터 벗어나지 않고 많은 명백한 변형들을 만들 수 있다는 것을 이해할 것이다. 예컨대, 출력 인에이블 비트는 원하는 비트 값들의 병렬 로딩 또는 직렬 로딩하는 것 같이 다양한 다른 방법들에 의해 제어될 수 있다. 더욱이, 멀티플렉서 회로(260)는 교호하는 테스트 패턴이 유지되는 것을 보장하기 위해 설계되어야만 하는 것은 아니다. 실제로, 특정 응용분야에서 요구되는 바와 따라, 동일한 기능을 수행하기 위해 다른 특수화된 회로가 사용될 수 있다. 따라서, 본 발명의 범위는 첨부된 청구 범위의 관점에서 해석되어야 한다.

Claims

대응하는 경계 스캔 쉬프트 레지스터 소자에 각각이 전기적으로 연결되는 경계 스캔 래치들 중 대응하는 경계 스캔 래치에 각각이 전기적으로 연결되어 있으며, 아울러 테스트 회로와 전기적으로 통신하는, 테스트중인 집적회로 출력 핀들을 빠르고 효율적으로 토글하기 위한 방법에 있어서,

상기 테스트 회로로부터 상기 경계 스캔 쉬프트 레지스터 소자들로 제1 테스트 패턴으로서 제1 테스트 벡터를 병렬 로딩하는 단계;

상기 테스트 회로를 하이 임피던스 상태로 하는 단계;

상기 제1 테스트 벡터를 상기 경계 스캔 래치들로부터 상기 출력 핀들상으로 상기 제1 테스트 패턴을 구동하는 단계;

상기 제1 테스트 패턴을 상기 경계 스캔 쉬프트 레지스터 소자들로 병렬 로딩하는 단계;

상기 제1 테스트패턴과 보수관계에 있는 제2 테스트 패턴을 상기 경계 스캔 래치들로부터 상기 출력 핀들상으로 구동하는 단계;

상기 제2 테스트 패턴을 상기 경계 스캔 쉬프트 레지스터 소자들로 병렬 로딩하는 단계; 및

상기 제2 테스트 데이터 패턴과 보수관계에 있는 제3 테스트 데이터를 상기 경계 스캔 래치들로부터 상기 출력 핀들상으로 구동하는 단계를 포함하는 것을 특징으로 하는 테스트중인 집적 회로 입/출력 핀들의 토글 방법.
제1항에 있어서, 상기 테스트 회로는 IC 테스터를 포함하는 것을 특징으로 하는 테스트중인 집적 회로 입/출력 핀들의 토글 방법.
제1항에 있어서, 상기 제1 테스트 패턴을 상기 경계 스캔 쉬프트 레지스터 소자들로 병렬 로딩한 후, 상기 경계 스캔 쉬프트 레지스터 소자들내에서 상기 제1 테스트 패턴을 쉬프트하여 상기 제2 테스트 패턴을 생성하는 것을 특징으로 하는 테스트중인 집적 회로 입/출력 핀들의 토글 방법.
제1항에 있어서, 상기 제2 테스트 패턴을 상기 경계 스캔 쉬프트 레지스터 소자들로 병렬 로딩한 후, 상기 경계 스캔 쉬프트 레지스터 소자들내에서 상기 제2 테스트 패턴을 쉬프트하여 상기 제3 테스트 패턴을 생성하는 것을 특징으로 하는 테스트중인 집적 회로 입/출력 핀들의 토글 방법.
제1항에 있어서, 테스트 회로는 하이 임피던스 상태로 놓이기 전에 상기 경계 스캔 쉬프트 레지스터 소자들로 상기 제1 테스트 벡터를 로딩한 다음 보수 테스트 패턴을 구동하는 것을 특징으로 하는 테스트중인 집적 회로 입/출력 핀들의 토글 방법.
대응하는 경계 스캔 쉬프트 레지스터 소자에 각각이 전기적으로 연결되는 경계 스캔 래치들 중 대응하는 경계 스캔 래치에 각각이 전기적으로 연결되어 있으며, 아울러 테스트 회로와 전기적으로 통신하는, 테스트중인 집적회로 출력 핀들을 빠르고 효율적으로 토글하기 위한 장치에 있어서,

데이지 체인 형태로 연결된 복수의 상기 경계 스캔 쉬프트 레지스터 소자들에 의해 정의되는 경계 스캔 쉬프트 레지스터; 및

상기 경계 스캔 쉬프트 레지스터의 한 쪽 끝에 위치하는 멀티플렉서를 포함하고,

상기 멀티플렉서는 내부의 테스트 데이터 입력(TID) 라인과 통신하는 제1 입력 단자, 상기 경계 스캔 쉬프트 레지스터의 제1 경계 스캔 쉬프트 레지스터 소자의 반전된 출력단자와 통신하는 제2 입력 단자를 구비하고, 상기 멀티플렉서의 출력 단자는 상기 제1 경계 스캔 쉬프트 레지스터 소자의 입력 단자와 통신하며, 상기 멀티플렉서가 토글 테스트 모드일 때 상기 멀티플렉서는 상기 제1 경계 스캔 쉬프트 레지스터 소자의 반전된 출력이 상기 제1 경계 스캔 쉬프트 레지스터 소자의 상기 입력단자에 입력되게 하는 테스트중인 집적 회로의 입/출력 핀들의 토글 장치.