KR100247012B1

KR100247012B1 - 통신시스템의 상태정보 수집 및 제어장치

Info

Publication number: KR100247012B1
Application number: KR1019970049566A
Authority: KR
Inventors: 배성진; 이호섭
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-05-15
Filing date: 1997-09-29
Publication date: 2000-03-15
Also published as: CN1126303C; KR19980086385A; US6141775A; CN1213237A

Abstract

다수의 에이직으로 이루어진 소정의 동작처리유닛과, 상기 동작처리유닛을 감시 및 제어하기 위한 감시제어유닛을 구비한 통신시스템의 상태정보 수집 및 제어장치에 있어서; 상기 각 에이직은 상태정보를 발생하고, 상기 감시제어유닛으로부터 해당 상태정보에 따라 전송되는 제어정보를 입력하여 처리하며; 양방향 데이터 버스를 통해 상기 감시제어유닛과 데이터 통신을 하고, 상기 감시제어유닛에서 제공되는 유닛선택신호, 어드레스, 리드 및 라이트인에이블신호를 이용하여 상기 각 에이직과 상기 감시제어유닛 사이의 인터페이스 동작을 처리하는 인터페이스 전용 에이직을 가짐을 특징으로 한다.

Description

통신시스템의 상태정보 수집 및 제어장치

본 발명은 통신시스템에 있어서 다수의 에이직과 감시제어유닛 사이에서 상태정보를 수집 및 제어하는 장치에 관한 것이다.

통신시스템들은 마이크로프로세서가 내장된 감시제어유닛이 다수의 유닛으로부터 상태정보들을 핀 대 핀(pin to pin)으로 수집받은 후 이 상태정보들을 분석한 후 필요한 제어 행위를 하는 구조를 갖는다. 반도체 기술의 발전으로 인해 에이직(Application Specified Integration Circuit: 이하 ASIC라 함.)은 비약적인 집적도의 향상을 가져 왔으며, 대부분의 통신시스템에는 임의의 유닛에 ASIC이 하나 이상 채용되는 추세이다. 이로 인해 시스템의 크기가 작아졌고, 과거에는 다수의 유닛으로 구현할 수밖에 없었던 기능들이 한 개의 유닛만으로도 구현되고 있는 실정이다. 이에 따라 유닛내에서 검출되는 상태정보들은 과거의 핀 대 핀 접속방식으로는 많은 정보들을 수용할 수가 없는 상태에 직면하였으며 이것을 해결하기 위해 각각의 ASIC들은 중앙처리장치(Central Processing Unit: 이하 CPU라 함.) 인터페이스회로를 내장시킴으로써 감시제어 유닛에 내장된 램, 롬 등과 같은 디바이스(device)의 일부로서 간주되도록 설계하는 실정이다.

도 1은 종래의 상태정보 수집 및 제어장치의 블록 구성도로서, L개의 ASIC이 임의의 한 동작처리유닛에 내장된 경우이다. 이때 각 ASIC은 동일 종류이거나 서로 다른 종류일 수 있다.

상기 도 1에 따르면, ASIC 1 ∼ ASIC L은 편의상 N개의 상태정보들 Sta1 ∼ Sta N을 CPU(도시하지 않음.)에 송출하며 N개의 제어정보 Con 1 ∼ Con N을 상기 CPU로부터 수신하는 구조로 되어 있다. 상태정보 Sta 1 ∼ Sta N은 해당 ASIC의 특정 상태를 체크한 결과(예: 전송로 이상 등)이고, 제어신호 Con 1 ∼ Con N은 상기 각 상태정보 Sta 1 ∼ Sta N에 대한 CPU의 조치 내용을 전달하는 신호이다. 도시되지는 않았으나, 상기 각 ASIC은 내부의 다른 회로나 외부의 다른 보드(board) 즉 유닛과 연결된다. 선택신호발생부 50은 CPU에서 특정 유닛(혹은 칩)을 선택하기 위해 발생하는 유닛선택신호 SEL과 소정의 어드레스 ADD를 입력하여 ASIC선택신호 CS 1∼ CS L을 소정 상태로 발생함으로써 해당하는 칩, 즉 ASIC을 선택한다. 상기 어드레스 ADD는 ASIC 내부의 CPU인터페이스부를 구성하는 메모리의 어드레스를 지정하기 위해 상기 CPU에서 발생하는 것이다. 그밖에 상기 ASIC 1 ∼ ASIC L로 입력되는 라이트인에이블신호(write enable) WE는 ASIC 내부의 CPU인터페이스부를 구성하는 메모리에 필요한 제어를 하기 위해 데이터를 기록하기 위한 신호이다. 또한 상기 ASIC 1 ∼ ASIC L로 입력되는 리드인에이블신호(read enable) RE는 ASIC 내부의 CPU인터페이스부를 구성하는 메모리에 저장된 상태정보들을 읽기 위한 신호이다. 데이터 버스 DB는 CPU와 ASIC 사이의 데이터 통신 경로로서 ASIC의 상태정보 및 CPU의 제어 정보들이 모두 전달될 수 있도록 양방향 버스로 되어 있다.

그런데 상기한 구조는 다음과 같은 세가지 문제점을 갖는다.

첫째, CPU인터페이스부는 디코딩회로, 다중화회로, 래치회로 및 각종 결합 로직(combination logic)을 포함하는 매우 복잡한 회로이다. 또한 사용하지 않는 메모리의 영역이 많을수록 불필요한 게이트의 소모를 가져 온다. 이렇게 복잡한 회로가 각각의 ASIC에 내장되어 있고 이러한 ASIC이 여러 개 존재할 경우 전체적으로 불필요한 게이트 소모가 증가한다.

둘째, CPU인터페이스부는 수많은 내부 패턴(예: 핀의 배열)을 필요로 한다. 만일 각각의 ASIC이 FPGA(Field Programmable Gate Array)로 설계되었다면 신호패턴의 개수가 많을수록 FPGA의 라우팅(routing)을 어렵게 함으로써 ASIC의 성능을 저하시키는 요인으로 작용할 수 있다.

셋째, 전술한 도 1의 구조는 각각의 ASIC 의 상태정보의 개수와 관련없이 모든 ASIC들이 동일한 숫자의 어드레스버스 데이터 버스를 가져야 한다. 만일 각각의 ASIC에서 처리하는 상태정보 및 제어정보가 적을 경우 즉 N이 적을수록 모든 ASIC 의 핀이 많이 필요하다. 이 경우 ASIC의 핀수가 많을수록 ASIC의 단가를 올리므로 매우 비경제적일 수 있다.

넷째, 프로세서는 하나의 유닛내에 실장된 모든 ASIC을 한 개의 유닛선택신호 SEL에 따라 읽거나 제어하여야 하기 때문에 상위 어드레스의 일부를 디코딩한 신호와 유닛선택신호 SEL을 조합함으로써 ASIC선택신호 CS 1∼ CS L을 생성한다. 이를 위해 부가회로가 필요하고, 이 회로를 상용 로직 IC로 설계할 경우 유닛의 공간을 많이 차지할 뿐만 아니라 유닛의 신뢰성을 저하시키는 요인이 될 수 있다.

따라서 본 발명의 목적은 유닛 전체적인 게이트 소모 및 공간의 낭비를 줄이고, 주 기능을 구현하는 ASIC의 라우팅을 용이하게 하며, ASIC의 고성능 및 저가격화를 실현한 상태정보 수집 및 제어장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 다수의 ASIC으로 이루어진 소정의 동작처리유닛과, 상기 동작처리유닛을 감시 및 제어하기 위한 감시제어유닛을 구비한 통신시스템의 상태정보 수집 및 제어장치에 있어서; 상기 각 ASIC은 상태정보를 발생하고, 상기 감시제어유닛으로부터 해당 상태정보에 따라 전송되는 제어정보를 입력하여 처리하며; 양방향 데이터 버스를 통해 상기 감시제어유닛과 데이터 통신을 하고, 상기 감시제어유닛에서 제공되는 유닛선택신호, 어드레스, 리드 및 라이트인에이블신호를 이용하여 상기 각 ASIC과 상기 감시제어유닛 사이의 인터페이스 동작을 처리하는 인터페이스 전용 ASIC을 가짐을 특징으로 한다.

도 1은 종래의 상태정보 수집 및 제어장치의 블록 구성도

도 2는 본 발명의 일 실시 예에 따른 상태정보 수집 및 제어장치의 블록 구성도

도 3은 본 발명의 다른 실시 예에 따른 상태정보 수집 및 제어장치의 블록 구성도

도 4는 도 3의 상태정보 수집 및 제어장치의 동작 파형도

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 2는 본 발명의 일 실시 예에 따른 상태정보 수집 및 제어장치의 블록 구성도로서, L개의 ASIC이 하나의 유닛에 내장된 경우이다. 이때 각 ASIC은 동일 종류이거나 서로 다른 종류일 수 있다.

상기 도 2에 따르면, ASIC 1 ∼ ASIC L은 편의상 N개의 상태정보들 Sta1 ∼ Sta N을 CPU에 송출하며 N개의 제어정보 Con 1 ∼ Con N을 CPU로부터 수신하는 구조로 되어 있다. 상태정보 Sta1 ∼ Sta N은 해당 ASIC의 특정 상태를 체크한 결과(예: 전송로 이상 등)이고, 제어신호 Con 1 ∼ Con N은 상기 각 상태정보 Sta1 ∼ Sta N에 대한 CPU의 조치 내용을 전달하는 신호이다. 도시되지는 않았으나, 상기 각 ASIC은 내부의 다른 회로나 외부의 다른 보드 즉 유닛과 연결된다. CPU 인터페이스 ASIC 100은 CPU 인터페이스만을 담당하는 별도의 ASIC이다. 상기 CPU 인터페이스 ASIC 100의 내부에는 CPU인터페이스부 70을 포함하며, 주 기능(main function)을 담당하는 ASIC들의 상태정보는 상기 CPU 인터페이스 ASIC 100으로 전달된다.

상기 CPU 인터페이스 ASIC 100에 제공되는 신호들에 대하여 설명하면, 유닛선택신호 SEL은 특정 유닛(혹은 칩)을 선택하기 위해 CPU에서 발생하는 것이다. 어드레스 ADD는 ASIC 내부의 CPU인터페이스부를 구성하는 메모리의 어드레스를 지정하기 위해 상기 CPU에서 발생하는 것이다. 라이트인에이블신호 WE는 ASIC 내부의 CPU인터페이스부를 구성하는 메모리에 필요한 제어를 하기 위해 데이터를 기록하기 위한 신호이다. 또한 상기 ASIC 1 ∼ ASIC L로 입력되는 리드인에이블신호 RE는 ASIC 내부의 CPU인터페이스부를 구성하는 메모리에 저장된 상태정보들을 읽기 위한 신호이다. 데이터 버스 DB는 CPU와 ASIC 사이의 데이터 통신 경로로서 ASIC의 상태정보 및 CPU의 제어 정보들이 모두 전달될 수 있도록 양방향 버스로 되어 있다.

먼저 상태정보를 수집하는 동작을 설명하면 다음과 같다. ASIC 1 ∼ ASIC L로부터 각각 N개의 상태정보들은 모두 CPU 인터페이스 ASIC 100에 접속된다. 그러므로 모든 상태정보의 수는 N×L이 된다. 이 정보들은 상기 CPU 인터페이스 ASIC 100에서 감시제어유닛이 보내주는 어드레스에 의해 다중화된 후 유닛선택신호 SEL 및 리드인에이블신호 RE에 의해 데이터 버스를 통해 상기 감시제어유닛으로 송출된다.

다음으로, 상기 감시제어유닛에 의한 제어동작을 설명하면 다음과 같다.

상기 감시제어유닛으로부터의 제어신호들은 양방향 데이터 버스를 통해 CPU 인터페이스 ASIC 100으로 전달되어진다. 상기 CPU 인터페이스 ASIC 100은 어드레스 ADD, 유닛선택신호 SEL 및 라이트인에이블신호 WE로 각각의 제어신호들을 분리한 후 저장한다. 저장된 단위제어신호들은 분리되어 ASIC 1 ∼ ASIC L로 전송된다.

도 3은 본 발명의 다른 실시 예에 따른 상태정보 수집 및 제어장치의 블록 구성도로서, 전술한 도 2의 실시 예와 비교해 볼 때 핀의 개수가 많은 경우이다. 즉, 효율성을 고려하기 위해 핀의 개수가 너무 많은 경우에는 그들을 믹싱하여 하나의 신호화해서 처리하는 구조를 갖는다.

도 4는 상기 도 3의 상태정보 수집 및 제어장치의 동작 파형도이다.

본 실시예에 따른 상태정보 수집 및 제어장치는 도 3에 도시한 바와 같이 L개의 ASIC이 하나의 유닛에 내장된 경우이다. 이때 각 ASIC은 동일 종류이거나 서로 다른 종류일 수 있다. 상기 도 3에 따르면, ASIC 1 ∼ ASIC L은 편의상 N개의 상태정보들 Sta 1 ∼ Sta N을 CPU에 송출하며 N개의 제어정보 Con 1 ∼ Con N을 CPU로부터 수신하는 구조로 되어 있다. 상태정보 Sta 1 ∼ Sta N은 해당 ASIC의 특정 상태를 체크한 결과(예: 전송로 이상 등)이고, 제어정보 Con 1 ∼ Con N은 상기 각 상태정보 Sta 1 ∼ Sta N에 대한 CPU의 조치 내용을 전달하는 신호이다. 도시되지는 않았으나, 상기 각 ASIC은 내부의 다른 회로나 외부의 다른 보드 즉 유닛과 연결된다. CPU 인터페이스 ASIC 200은 CPU 인터페이스만을 담당하는 별도의 ASIC이다. 상기 CPU 인터페이스 ASIC 200의 내부에는 CPU인터페이스부 70을 포함하며, 주 기능(main function)을 담당하는 ASIC들의 상태정보는 상기 CPU 인터페이스 ASIC 200으로 전달된다.

상기 CPU 인터페이스 ASIC 200에 구비된 클럭생성부 80은, 제1 및 제2클럭 DCLK, BCLK를 생성한다. 상기 제1클럭 DCLK는 상태정보 및 제어정보들을 처리하기 위한 데이터 클럭으로 사용된다. 상기 제2클럭 BCLK는 상기 제1클럭 DCLK를 N 분주하여 생성한다. 즉 상기 제2클럭 BCLK는 도 4에 도시된 바와 같이 상기 제1클럭 DCLK의 N 비트(bit) 시간 주기를 가진다.

각 ASIC 내부에 구비된 N:1 멀티플렉서 91∼93과 상기 CPU 인터페이스 ASIC 200에 구비된 디멀티플렉서(이하 DEMUX라 함.) 61∼63은 상기 제1 및 제2클럭 DCLK, BCLK에 의해 N개의 상태정보들을 다중화 및 역다중화하여 MSD(Multiplexed Status Data)를 발생한다. 상기 CPU 인터페이스 ASIC 200에 구비된 N:1 멀티플렉서 64∼66과 각 ASIC 내부에 구비된 디멀티플렉서 94∼96은 상기 제1 및 제2클럭 DCLK, BCLK에 의해 N개의 제어정보들을 역다중화 및 다중화하여 MCD(Multiplexed Control Data)를 발생한다.

상기 CPU 인터페이스 ASIC 200에 제공되는 신호들에 대하여 설명하면, 유닛선택신호 SEL은 특정 유닛(혹은 칩)을 선택하기 위해 도시되지 않은 CPU(감시제어유닛에 포함된다.)에서 발생하는 것이다. 어드레스 ADD는 ASIC 내부의 CPU인터페이스부 70을 구성하는 메모리의 어드레스를 지정하기 위해 상기 CPU에서 발생하는 것이다. 라이트인에이블신호 WE는 ASIC 내부의 CPU인터페이스부를 구성하는 메모리에 필요한 제어를 하기 위해 데이터를 기록하기 위한 신호이다. 또한 상기 ASIC 1 ∼ ASIC L로 입력되는 리드인에이블신호 RE는 ASIC 내부의 CPU인터페이스부를 구성하는 메모리에 저장된 상태정보들을 읽기 위한 신호이다. 데이터 버스 DB는 CPU와 ASIC 사이의 데이터 통신 경로로서 ASIC의 상태정보 및 CPU의 제어 정보들이 모두 전달될 수 있도록 양방향 버스로 되어 있다.

먼저 상태정보를 수집하는 동작을 설명하면 다음과 같다. ASIC 1 ∼ ASIC L내부에 N개씩 각각 존재하는 상태정보들 Sta 11 ∼ Sta N1은 ASIC내에서 제1 및 제2클럭 DCLK, BCLK에 의해 다중화된 데이터인 MSD를 생성하며, 상기 MSD는 CPU 인터페이스 ASIC 200으로 보내진다. 이때 상기 제1 및 제2클럭 DCLK, BCLK와 상기 MSD의 사이의 동작 타이밍 관계는 도 4에 도시한 바와 같다.

상기 CPU 인터페이스 ASIC 200은 상기 MSD를 상기 제1 및 제2클럭 DCLK, BCLK에 의해 역다중화함으로써 다시 N개의 상태정보들을 인식할 수 있다. 이와 같이 L개의 ASIC로부터 수집된 모든 상태정보의 수는 N×L이 된다. 이 정보들은 감시제어유닛이 보내주는 어드레스 ADD에 의해 다중화된 후 유닛선택신호 SEL 및 리드인에이블신호 RE에 의해 데이터 버스 DB를 통해 감시제어유닛으로 송출된다.

다음으로, 감시제어유닛에 의한 제어 동작을 설명하면 다음과 같다.

상기 감시제어유닛으로부터의 제어신호들은 양방향 데이터 버스 DB를 통해 CPU 인터페이스 ASIC 200으로 전달되어진다. 상기 CPU 인터페이스 ASIC 200은 어드레스 ADD, 유닛선택신호 SEL 및 라이트인에이블신호 WE로 각각의 제어신호들을 분리한 후 저장한다. CPU 인터페이스 ASIC 200 내부의 N:1 멀티플렉서 64∼66은 각 제어신호들 Con 11 ∼ Con N1을 다중화하여 MCD를 생성하며, 각 MCD는 ASIC 1 ∼ ASIC L로 전송된다. 상기 ASIC 1 ∼ ASIC L의 DEMUX 94 ∼ 96은 해당 MCD를 상기 제1 및 제2클럭 DCLK, BCLK에 의해 역다중화함으로써 다시 N개의 제어정보들을 인식할 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같은 본 발명은 다수의 ASIC에서 CPU인터페이스부를 삭제하고 인터페이스 전용 ASIC을 사용함으로써 다음과 같은 장점 혹은 효과를 갖는다. 첫째, 유닛 전체적인 게이트 소모를 줄일 수 있다. 둘째, 주 기능을 구현하는 각 ASIC 내부의 패턴이 획기적으로 줄어든다. 각 ASIC이 FPGA로 설계된 경우에는 신호패턴의 개수가 작을수록 FPGA의 라우팅을 용이하게 함으로써 ASIC의 성능을 개선시킬 수 있다. 셋째, 주 기능을 구현하는 ASIC들의 핀이 적어질 수 있고 이 경우 ASIC의 단가를 줄일 수 있다. 넷째, 부가적인 외부 회로를 삭제함으로써 유닛의 공간을 적게 차지할 뿐만 아니라 유닛의 신뢰성을 높일 수 있다.

더욱이 제2실시 예의 경우, 상태정보 혹은 제어정보의 전달시 이들을 다중화 및 역다중화하여 전달하도록 함으로써 핀의 수(상태정보의 수: N)가 많아져도 효율적인 구현이 가능하다. 즉 ASIC에 이상이 발생한 경우 상태정보를 전달하는 ASIC의 핀들을 일일이 시험하지 않고 한개의 핀(MSD 전달용 핀)만 시험해도 전체 상태정보(N)의 이상 여부를 알 수 있다.

Claims

다수의 에이직으로 이루어진 소정의 동작처리유닛과, 상기 동작처리유닛을 감시 및 제어하기 위한 감시제어유닛을 구비한 통신시스템의 상태정보 수집 및 제어장치에 있어서,

상기 각 에이직은 상태정보를 발생하고, 상기 감시제어유닛으로부터 해당 상태정보에 따라 전송되는 제어정보를 입력하여 처리하며, 양방향 데이터 버스를 통해 상기 감시제어유닛과 데이터 통신을 하고, 상기 감시제어유닛에서 제공되는 유닛선택신호, 어드레스, 리드 및 라이트인에이블신호를 이용하여 상기 각 에이직과 상기 감시제어유닛 사이의 인터페이스 동작을 처리하는 인터페이스 전용 에이직을 가짐을 특징으로 하는 장치.
제1항에 있어서, 상기 인터페이스 전용 에이직은,

상기 각 에이직과 상기 감시제어유닛의 중앙처리장치 사이의 인터페이스만을 담당하는 중앙처리장치 인터페이스부를 가짐을 특징으로 하는 장치.
제1항에 있어서, 상기 각 에이직은,

소정의 클럭에 의해 상태정보들을 다중화하여 다중화 상태 데이터를 발생하는 멀티플렉서와,

입력되는 다중화 제어 데이터를 상기 클럭에 의해 역다중화하는 디멀티플렉서를 가짐을 특징으로 하는 장치.
제1항에 있어서, 상기 인터페이스 전용 에이직은,

상태정보 및 제어정보들을 처리하기 위한 제1클럭 및 상기 제1클럭을 상기 정보들의 개수만큼 분주한 제2클럭을 생성하는 클럭생성부와,

소정의 다중화 상태 데이터를 상기 제1 및 제2클럭에 의해 역다중화하는 디멀티플렉서와,

상기 제1 및 제2클럭에 의해 제어정보들을 다중화하여 다중화 제어 데이터를 발생하는 멀티플렉서를 가짐을 특징으로 하는 장치.
제4항에 있어서, 상기 각 에이직은,

상기 제1 및 제2클럭에 의해 상태정보들을 다중화하여 다중화 상태 데이터를 발생하는 멀티플렉서와,

상기 다중화 제어 데이터를 상기 제1 및 제2클럭에 의해 역다중화 하는 디멀티플렉서를 가짐을 특징으로 하는 장치.
제2항에 있어서, 상기 인터페이스 전용 에이직은,

특정 유닛을 선택하기 위해 상기 감시제어유닛의 중앙처리장치에서 발생하는 유닛선택신호, 각 에이직 내부의 중앙처리장치 인터페이스부를 이루는 메모리의 어드레스를 지정하기 위해 상기 중앙처리장치에서 발생하는 어드레스, 상기 각 메모리에 데이터를 기록하기 위한 라이트인에이블신호 그리고 상기 각 메모리에 저장된 상태정보들을 읽기 위한 리드인에이블신호를 입력하며, 상기 중앙처리장치와 각 에이직 사이의 데이터 통신 경로로서 에이직의 상태정보 및 상기 중앙처리장치의 제어정보들이 상호 전달될 수 있도록 하는 양방향 버스에 접속되고, 각 에이직으로부터 입력되는 상태정보들을 상기 어드레스에 의해 다중화한 후 상기 유닛선택신호 및 리드인에이블신호에 의해 데이터 버스를 통해 상기 감시제어유닛으로 송출하며, 상기 중앙처리장치로부터 상기 양방향 데이터 버스를 통해 전달되는 제어정보들을 상기 어드레스, 유닛선택신호 및 라이트인에이블신호로써 분리하여 각 에이직으로 전송함을 특징으로 하는 장치.