KR19990061928A

KR19990061928A - 선입선출 메모리의 데이터 확장 입력장치

Info

Publication number: KR19990061928A
Application number: KR1019970082221A
Authority: KR
Inventors: 김부수
Original assignee: 서평원; 엘지정보통신 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26
Also published as: KR100291390B1

Abstract

본 발명은 선입선출 메모리의 데이터 확장 입력장치에 관한 것으로서, 데이터의 깊이와 넓이가 고정된 선입선출 모듈들을 효과적으로 다수개 배열하여 선입선출기의 쓰기쪽과 읽기쪽의 데이터 넓이와 깊이를 가변적으로 가능하게 하고, 주어진 선입선출 자원을 효과적으로 사용하도록 한 것이다.

이와 같은 본 발명은 쓰기 클럭신호를 일정 주기로 분주하고, 분주된 쓰기 클럭과 데이터 크기에 따라 입력 데이터를 역다중화 하는 쓰기 데이터 처리부; 읽기 클럭신호를 일정 주기로 분주하고, 분주된 읽기 클럭과 데이터 크기에 따라 입력 데이터를 다중화하여 선택 출력하는 읽기 데이터 처리부; 및 쓰기 데이터 처리부로부터 데이터 저장 요구에 따라 데이터의 넓이와 깊이를 가변하여 저장하고, 읽기 데이터 처리부의 요청에 따라 해당 데이터를 공급하는 선입선출 모듈을 포함하여 된 것을 특징으로 한다.

Description

선입선출 메모리의 데이터 확장 입력장치 (The apparatus for data extend input of FIFO module)

본 발명은 규격화된 선입선출(FIFO : First-In First-Out) 모듈에 관한 것으로서, 보다 상세하게는 데이터의 깊이와 넓이가 고정된 선입선출 모듈들을 효과적으로 다수개 배열하여 선입선출기의 쓰기쪽과 읽기쪽의 데이터 넓이와 깊이를 가변적으로 가능하게 하고, 주어진 선입선출 자원을 효과적으로 사용하도록 하는 선입선출 메모리의 데이터 확장 입력장치에 관한 것이다.

일반적으로 선입선출 메모리는 먼저 도착한 것부터 먼저 처리하는 방식으로 대기 행렬의 처리방식의 하나이다.

기억장치에 데이터를 기록하거나, 판독하여 처리할 때, 써넣는 데이터를 먼저 판독하는 것을 말한다.

이와 같은 종래의 선입선출 메모리는 저장할 수 있는 데이터의 넓이와 깊이가 정해져 있어 그 사용에 한계가 있는 문제점이 있었다.

따라서, 본 발명은 상기한 종래 기술의 문제점을 개선하고자 하여 데이터의 깊이와 넓이가 고정된 선입선출 모듈들을 효과적으로 다수개 배열하여 선입선출기의 쓰기쪽과 읽기쪽의 데이터 넓이와 깊이를 가변적으로 가능하게 하고, 주어진 선입선출 자원을 효과적으로 사용하도록 하는 선입선출 메모리의 데이터 확장 입력장치를 제공함에 그 목적이 있다.

도 1은 본 발명에 따른 선입선출 메모리의 데이터 확장 입력장치의 개략적인 블록 구성도이고,

도 2는 본 발명의 실시예에 따른 선입선출 메모리의 데이터 확장 입력장치의 블록 구성도이고,

도 3은 도 2에서 쓰기 및 읽기 클럭의 에지 표시도이다.

도면의 주요 부분에 대한 부호의 설명

110 : 쓰기 데이터 처리부 111 : 쓰기클럭 카운터

112 : 쓰기클럭 역다중화부 113 : 입력 데이터 역다중화부

120 : 선입선출 모듈부 121∼124 : 선입선출 모듈1∼4

130 : 읽기 데이터 처리부 131 : 읽기 클럭 카운터

132 : 수신클럭 역다중화부 133 : 출력 데이터 다중화부

이와 같은 본 발명의 목적을 달성하기 위한 선입선출 메모리의 데이터 확장 입력장치는 쓰기 클럭신호를 일정 주기로 분주하고, 분주된 쓰기클럭과 데이터 크기에 따라 입력 데이터를 역다중화 하는 쓰기 데이터 처리부; 읽기 클럭신호를 일정 주기로 분주하고, 분주된 읽기 클럭과 데이터 크기에 따라 입력 데이터를 다중화하여 선택 출력하는 읽기 데이터 처리부; 및 상기 쓰기 데이터 처리부로부터 데이터 저장 요구에 따라 데이터의 넓이와 깊이를 가변하여 저장하고, 상기 읽기 데이터 처리부의 요청에 따라 해당 데이터를 공급하는 선입선출 모듈을 포함하여 된 것을 특징으로 한다.

바람직하게 상기 읽기 데이터 처리부는 리세트 신호 및 쓰기클럭을 분주하는 쓰기클럭 카운터; 상기 쓰기클럭 카운터에서 출력된 클럭과 데이터 크기에 따라 상기 쓰기클럭을 역다중화하여 출력하는 쓰기클럭 역다중화부; 및 상기 데이터 크기 및 상기 쓰기클럭 카운터에 의하여 입력된 쓰기 데이터를 역 다중화하여 상기 선입선출 모듈에 각각 저장하는 입력 데이터 역다중화부로 구성한다.

또한, 상기 읽기 데이터 처리부는 입력된 리세트 신호에 따라 읽기 클럭을 분주하는 읽기클럭 분주기; 상기 읽기 분주기에서 출력된 클럭과 데이터 크기에 의하여 일기 클럭을 역다중화하는 읽기클럭 역다중화부; 및 상기 읽기클럭 분주기로부터 출력된 읽기클럭 및 데이터 크기에 따라 상기 선입선출 모듈로부터 출력된 데이터를 다중화하여 선택 출력하는 출력 데이터 다중화부로 구성한다.

또한, 상기 선입선출 모듈부는 외부 병렬 데이터의 넓이와 깊이를 데이터 크기에 따라 가변 저장하는 다수개의 선입선출 모듈로 구성한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 2는 본 발명의 실시예에 따른 선입선출 메모리의 데이터 확장 입력장치의 블록 구성도로서, 이에 도시된 바와 같이 쓰기 주변회로인 쓰기 데이터 처리부(110); 상기 쓰기 데이터 처리부(110)의 제어에 의하여 데이터를 저장 판독하는 선입선출 모듈부(120); 상기 선입선출 모듈부(120)에 기록된 데이터를 판독하는 읽기 주변회로인 읽기 데이터 처리부(130)로 구성된다.

여기서, 쓰기 데이터 처리부(110)는 초기화 신호인 리세트(Reset)와 쓰기클럭(W_CLK)을 입력으로 하여 10비트 쓰기클럭 카운터인 쓰기클럭 카운터(WCLK_CNT)(111)와 데이터 크기(Data_size[0:1)의 값과 클럭 'WCLK[9:8]'의 값에 따라 입력 값인 'W_CLK'를 'W_CLK1, W_CLK2, W_CLK3, W_CLK4'의 값으로 분주해주는 쓰기클럭 역다중화기부(WCLK_MUX)(112); 상기 쓰기클럭(WCLK[9:8])값과 데이터 크기(Data_size[0:1])의 값을 입력으로 하여 데이터(Data[31:0]) 값을 각각의 데이터(Data 1[7:0], Data 2[7:0], Data 3[7:0], Data 4[7:0])로 분배하는 입력 데이터 다중화부(INPUT_Data_DMUX)로 구성된다.

읽기 주변회로인 읽기 데이터 처리부(130)는 초기신호인 리세트 신호와 읽기 클럭(R_CLK)를 입력으로 하여 10비트 카운터인 읽기클럭 카운터(RCLK_CNT)(131); 데이터 크기(Data_size[0:1])의 값과 읽기클럭(RCLK[9:8])의 값에 따라 입력 값인 읽기클럭(R_CLK)을 'R_CLK1, R_CLK2, R_CLK3, R_CLK4'의 값으로 분배해주는 읽기클럭 역다중화부(RCLK_DMUX)(132); 및 읽기클럭(RCLK[9:8]) 값과 데이터 크기(Data_size[0:1])의 값을 입력으로 하여 'Data 1[7:0], Data 2[7:0], Data 3[7:0], Data 4[7:0]'의 값을 'Data[31:0]'의 출력값으로 선택해주는 출력 데이터 다중화부(OUTPUT_Data_MUX)(133)로 구성된다.

쓰기 데이터 처리부(110) 및 읽기 데이터 처리부(130)로부터 신호를 받아들여 데이터를 입/출력해주는 선입선출 모듈부(120)는 데이터 넓이가 8비트이고 데이터 깊이가 256인 4개의 선입선출 모듈(121∼124)로 구성된다.

여기서, 선입선출 모듈(121∼124)은 데이터 크기(Data_size[0:1])값이 '00,01,11'로 됨에 따라 외부 병렬 데이터 넓이가 8비트, 16비트, 32비트로 가변된다. 이때, 쓰기클럭 역다중화부(112)와 입력 데이터 역다중화부(113)는 가변적으로 쓰기클럭 'W_CLK1, 2, 3, 4' 와 'Data 1, 2, 3, 4[7:0]'을 조절하여 4개의 선입선출에 공급한다. 따라서 8비트 데이터 넓이 일 때는 깊이가 256×4=1024로 되어 데이터가 저장되고, 데이터 넓이가 16비트일 때는 데이터 깊이가 256×2=512 만큼 데이터가 저장되고 데이터 넓이가 32비트일 때는 데이터 깊이가 256이 되어 데이터가 저장된다. 결국 데이터 넓이에 관계없이 모든 선입선출 메모리 용량이 동일하게 사용할 수 있다. 또한 8비트 넓이의 선입선출 모듈을 가지고 데이터 넓이가 8비트의 배수가 되는 어떤 데이터 넓이도 구성할 수 있으므로 데이터 넓이와 깊이가 정해진 선입선출을 제한 사항없이 활용하게 된다.

이와 같이 이루어진 본 발명의 작용을 도 2, 도 3을 참조하여 상세히 설명하면 다음과 같다.

먼저, 본 발명은 도 1에 도시된 바와 같이 선입선출 모듈 4개를 가지고 메모리를 구성할 경우 각 회로 부분을 설명하면 다음과 같다. 1 개의 선입선출 모듈은 8비트 데이터 넓이로 256의 깊이를 가지고 있어 8×256=2048의 크기를 갖는다. 이와 같은 선입선출 모듈이 4개이므로 전체 메모리 크기는 2048×4=8192를 갖게 된다.

이와 같이 선입선출 모듈 4개를 운용하는 것은 데이터 크기(Data_size[0:1])에 따라 결정된다. 즉, 'Data_size[1:0]=00'인 경우 데이터 넓이는 8비트이고, 'Data_size[0:1]=01'은 16비트 'Data_size[0:1]=11'는 32비트로 운용된다.

먼저, 데이터 넓이가 8비트인 경우 다음과 같이 동작한다.

선입선출 모듈의 쓰기 주변회로인 쓰기 데이터 처리부(110)에서 쓰기클럭 카운터(WCLK_CNT)(111)는 10비트 카운터인데, 초기화는 리세트 신호에 의해서 이루어지며, 도 3에 도시된 바와 같이 입력 클럭은 'W_CLK'의 상승 에지를 사용한다. 따라서 쓰기클럭 카운터(111)가 셀 수 있는 최대 수는 선입선출 4개의 깊이의 합과 같은 1024이다. 결국 출력되는 쓰기클럭(WCLK[9:8]) 값이 '00,01,10,11'의 4가지 데이터 형태로 출력되는데, 각 비트 값이 변할 때마다 256씩 계수 하게 된다.

한편, 쓰기클럭 역다중화부(112)는 'Data_size=00'으로 데이터 넓이가 8비트일 때, 입력값 'W_CLK'는 'WCLK[9:8]'가 '00'이면 'W_CLK1'로 출력되고, 'WCLK[9:8]' 값이 '01'일 때는 'W_CLK2'로 출력되고, 'WCLK[9:8]'값이 '10'일 때는 'W_CLK3'으로 출력되고, 'WCLK[9:8]' 값이 '11'일 때는 'W_CLK4'로 출력된다.

결국 쓰기클럭 카운터(111)의 계수값이 1∼256'일 때는 선입선출 모듈 1(121)의 쓰기 입력 값인 'W_CLK1'이 어써트(assert)되고, 계수값이 257∼512 일 때는 선입선출 모듈2(122)의 쓰기 입력신호인 'W_CLK2'가 어써트되고, 계수값이 513∼768 일 때는 선입선출 모듈3(123)의 쓰기 입력인 'W_CLK3'이 어써트되고, 계수값이 769∼1024 일 때는 선입선출 모듈4(124)의 쓰기 입력 신호인 'W_CLK4'가 어써트된다.

입력 데이터 역다중화부(113)에서는 데이터 크기 'Data_size[0:1]'가 '00'인 상태에서 'WCLK[9:8]'값에 따라 'Data[31:0]'중 'Data[31:24]'의 8비트 데이터 값을 'Data 1[7:0], Data 2[7:0], Data 3[7:0], Data 4[7:0]'으로 차례로 출력한다.

결론적으로 쓰기클럭(W_CLK)값이 각 선입선출 모듈 데이터 깊이인 256 만큼씩 계수 하게 되며, 쓰기클럭(W_CLK)과 'Data[31:24]'는 각각의 선입선출 모듈(121∼124)에 차례로 어써트되며, 각 쓰기클럭(W_CLK)의 하강 에지에서 'Data[31:24]'값이 각 선입선출에 쓰이게 된다. 따라서 4개의 선입선출 모듈(121∼124)은 데이터 넓이 8비트, 데이터 깊이 1024로 운용된다.

'Data_size[0:1]'이 '00'값일 때 읽기는 다음과 같이 운용된다.

'RCLK_CNT'는 'WCLK_CNT'와 같은 동작을 하며 읽기클럭 역다중화부(132)는 읽기클럭(RCLK[9:8]) 값에 따라 'R_CLK1, R_CLK2, R_CLK3, R_CLK4' 값을 출력한다.

출력 데이터 다중화부(133)는 읽기클럭(RCLK[9:8])값이 '00'이면 'Data1[7:0]'값을 'Data[31:0]' 중에서 'Data[31:24]'로 출력하며 'RCLK[9:8]' 값이 '01'일 때는 'Data2[7:0]'값을, '10'일 때는 'Data3[7:0]'값을, '11'일 때는 'Data4[7:0]'값을 출력신호인 'Data[31:0]'중 'Data[31:24]'로 출력한다.

'Data_size[0:1]=01' 즉, 데이터 넓이가 16비트 일 때는 다음과 같이 쓰기와 읽기가 운용된다.

쓰기클럭 역다중화부(112)는 'Data_size[0:1]=01'일 때 'WCLK[8]'값만을 보며 이 값이 '0'이면 'W_CLK'을 'W_CLK1, W_CLK2'로 동시에 출력하며 'WCLK[8]'값이 '1'이면 'W_CLK'를 'W_CLK3, W_CLK4'로 동시에 출력한다.

입력 데이터 역다중화부(113) 역시 'WCLK[8] 값이 '0'이면 입력 데이터 'Data[31:0]'중 'Data[31:24]'를 'Data1[7:0]'으로 'Data[23:16]'을 'Data2[7:0]으로 보낸다. 그리고 'WCLK[8]값이 '1'이면 입력 데이터 'Data[31:0]'중 'Data[31:24]'를 'Data3[7:0]'으로 내보내고 'Data[23:16]'을 'Data4[7:0]'으로 내 보낸다.

따라서, 4개의 선입선출 모듈(121∼124)은 데이터 넓이 16비트, 데이터 깊이 512 로 운용된다. 'Data_size[0:1]'이 '01' 값일 때 읽기는 다음과 같이 운용된다.

읽기클럭 카운터(131)는 쓰기클럭 카운터(111)와 같은 동작을 하며 읽기클럭 역다중화부(132)는 읽기클럭 카운터(131)의 'RCLK_CNT[8]'값이 '0'이면 'R_CLK'를 'R_CLK1'과 'R_CLK2'로 출력하며 'RCLK_CNT[8]'값이 '1'이면 'R_CLK'를 'R_CLK3'과 'R_CLK4'로 출력한다.

출력 데이터 다중화부(133)는 'RCLK[8]'값이 '0'이면 'Data1[7:0]'을 출력인 'Data[31:0]'중 'Data[31:24]'로 내보내고 'Data2[7:0]'을 'Data[31:0]'중 'Data[23:16]'으로 출력한다.

Data_size[0:1]=10은 모든 로직이 동작하지 않으며 Data_size[0:1]=11일 때 즉 데이터 넓이가 32 비트일 때 다음과 같이 쓰기와 읽기가 운용된다.

쓰기클럭 역다중화부(112)는 입력인 'WCLK' 값에 관계없이 'W_CLK' 값을 'W_CLK1, W_CLK2, W_CLK3, W_CLK4'로 동시에 출력한다. 입력 데이터 역다중화부(113)도 'WCLK' 값에 상관없이 'Data[31:0]'중 'Data[31:24]'는 출력인 'Data[7:0]'으로, 'Data[23:16]'은 'Data 2[7:0]'으로, 'Data[15:8]'은 'Data 3[7:0]'으로 'Data[7:0]'은 'Data 4[7:0]'으로 출력한다. 따라서 4 개의 선입선출 모듈(121∼124)은 데이터 넓이 32비트, 데이터 깊이 256으로 운용된다. 데이터 넓이가 32비트일 때 읽기는 다음과 같이 운용된다.

읽기클럭 역다중화부(132)는 'RCLK_CNT'값에 상관없이 'R_CLK'을 'R_CLK1, R_CLK2, R_CLK3, R_CLK4' 로 동시에 출력하며 출력 데이터 다중화부(133)도 'RCLK_CNT' 값에 상관없이 입력인 'Data1[7:0]'을 출력인 'Data[31:0]'중 'Date[31:24]'로 출력하고 'Data2[7:0]'을 'Data[23:16]'으로 'Data3[7:0]'을 'Data[15:8]'로 'Data4[7:0]'을 'Data[7:0]'으로 출력한다.

이상에서 설명한 바와 같이 본 발명은 데이터의 깊이와 넓이가 고정된 선입선출 모듈들을 효과적으로 다수개 배열하여 선입선출기의 쓰기쪽과 읽기쪽의 데이터 넓이와 깊이를 가변적으로 가능하게 하고, 주어진 선입선출 자원을 효과적으로 사용할 수 있는 효과가 있다.

Claims

쓰기 클럭신호를 일정 주기로 분주하고, 분주된 쓰기클럭과 데이터 크기에 따라 입력 데이터를 역다중화 하는 쓰기 데이터 처리부;

읽기 클럭신호를 일정 주기로 분주하고, 분주된 읽기클럭과 데이터 크기에 따라 입력 데이터를 다중화하여 선택 출력하는 읽기 데이터 처리부; 및

상기 쓰기 데이터 처리부로부터 데이터 저장 요구에 따라 데이터의 넓이와 깊이를 가변하여 저장하고, 상기 읽기 데이터 처리부의 요청에 따라 해당 데이터를 공급하는 선입선출 모듈을 포함하여 된 것을 특징으로 하는 선입선출 메모리의 데이터 확장 입력장치.
제 1 항에 있어서,

상기 읽기 데이터 처리부는 리세트 신호 및 쓰기클럭을 분주하는 쓰기클럭 카운터;

상기 쓰기클럭 카운터에서 출력된 클럭과 데이터 크기에 따라 상기 쓰기클럭을 역다중화 하여 출력하는 쓰기클럭 역다중화부; 및

상기 데이터 크기 및 상기 쓰기클럭 카운터에 의하여 입력된 쓰기 데이터를 역 다중화하여 상기 선입선출 모듈에 각각 저장하는 입력 데이터 역다중화부로 구성하여 된 것을 특징으로 하는 선입선출 메모리의 데이터 확장 입력장치.
제 1 항에 있어서,

상기 읽기 데이터 처리부는 입력된 리세트 신호에 따라 읽기클럭을 분주하는 읽기클럭 분주기;

상기 읽기 분주기에서 출력된 클럭과 데이터 크기에 의하여 일기 클럭을 역다중화하는 읽기클럭 역다중화부; 및

상기 읽기클럭 분주기로부터 출력된 읽기클럭 및 데이터 크기에 따라 상기 선입선출 모듈로부터 출력된 데이터를 다중화하여 선택 출력하는 출력 데이터 다중화부로 구성하여 된 것을 특징으로 하는 선입선출 메모리의 데이터 확장 입력장치.
제 1 항에 있어서,

상기 선입선출 모듈부는 외부 병렬 데이터의 넓이와 깊이를 데이터 크기에 따라 가변 저장하는 다수개의 선입선출 모듈로 구성하여 된 것을 특징으로 하는 선입선출 메모리의 데이터 확장 입력장치.