KR980011478A - 반도체 기억 장치의 주소 정렬 장치 - Google Patents

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Abstract

본 발명은 반도체 기억 장치의 주소 정렬 장치(Address Alignment System)에 관한 것으로, 특히 순서가 정렬된 여러 바이트 길이를 갖는 기억 소자를 연속적으로 액세스할 수 있도록한 반도체 기억 장치의 주소 정렬 장치에 과한 것이다. 이와같은 본 발명의 반도체 기억 장치의 주소 정렬 장치는 입력되는 주소를 디코딩하여 n비트크기를 갖는 m개의 셀들을 a×b의 크기를 갖는 최소 두개 이상의 블럭으로 나누어서 해당 블럭에 대응하여 셀들을 각각 엑세스하는 주소 디코더들과, 입력되는 주소에 의하여 데이타 입출력 선택 신호들을 출력하는 제어 수단부와, 상기 블럭들의 같은 행의 셀에 동시에 연결되어 상기 제어 수단부의 데이타 입출력 선택 신호에 의해 어느 한 블럭의 셀을 선택하는 a의 셀 선택 수단부와, 상기 제어 수단부의 입출력 선택신호에 의해 주소의 순서대로 데이타를 재정렬하기 위하여 상시 a개의 셀 선택 수단부의 어느 하나를 각각 선택하는 a개의 입출력 선택부와, 상기 각각의 입출력 선택부에 연결되는 a개의 입출력 포트를 포함하여 구성된다.

Description

반도체 기억 장치의 주소 정렬 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
본 발명은 반도체 기억 장치의 주소 정렬 장치(Address Alignment System)에 관한 것으로, 특히 주소 입력시에 순서가 정렬된 여러 바이트 길이를 갖는 기억 소자를 연속적으로 엑세스할 수 있도록한 반도체 기억 장치의 주소 정렬 장치에 관한 것이다. 일반적으로 반도체 기억 장치는 기억 소자와 함께 입력 어드레스에 의해 지정된 메모리 워드를 선택하기 위한 디코더가 필요하다. 이하, 첨부된 도면을 참고하여 종래 기술에 다른 반도체 기억 장치의 디코더에 관하여 설명하면 다음과 같다. 도 1은 종래 기술에 따른 반도체 기억 장치의 디코더의 구성 블록도이다. 종래의 디코더의 내부 구성은 다음과 같다. 워드당 n비트의 크기를 갖는 m워드로 구성된 반도체 기억 장치는 m×n개의 2진 기억 소자(2)와 각 워드를 선택하기 위해 할당된 주소 디코더(1)로 구성된다. 여기서 2진 기억 소자(2)는 반도체 기억 장치의 기본 설계 블록이다. 2개의 주소 입력은 주소 디코더(1)에 연결되어 있으며 상기의 주소 디코더(1)는 메모리 인에이블 신호에 의해 작동한다. 즉, 주소 디코더(1)에 입력되는 메모리 인에이블 신호가 1 이면 2개의 주소 입력값에 따라 4개의 워드중 하나가 선택된다. 이때, 읽기/쓰기 신호가 1 이면 지정된 워드의 2진 기억 소자(2)의 저장값들이 3개의 OR 게이트(3)를 통과하여 출력 단자로 출력된다. 그 밖의 2진 기억 소자(2)들은 0을 발생하므로 출력에 영향을 주지 못한다. 그리고 읽기/쓰기 신호가 0 이면 데이타 입력 단자에 대기중이던 정보가 지정된 워드의 2진 기억 소자(2)에 저장된다. 종래의 반도체 기억 장치에 있어서는 주소 디코더(1)로 주소가 입력되면 해당 행의 여러 바이트의 기억 소자가 동시에 액세스된다.
종래의 반도체 기억 장치는 주소가 주소 디코더에 입력되면 해당되는 행에 배열된 기억 소자만 액세스 가능하므로 주소 입력에 연속성이 없게된다. 그러므로 2개의 행에 걸쳐진 길이와 주소를 갖는 데이타를 저장하고자 하는 경우 각각의 해에 대해 동작을 나누어서 하므로 동작 속도가 매우 떨어진다. 본 발명은 상기와 같은 종래 기술의 반도체 기억 장치의 문제저을 해결하기 위하여 안출한 것으로, 주소 입력시에 순서가 정렬된 여러 바이트 길이를 갖는 기억 소자를 연속적으로 엑세스할 수 있도록한 반도체 기억 장치의 주소 정렬 장치를 제공하는데 그 목적이 있다.
제1도는 종래 기술에 따른 반도체 기억 장치의 디코더의 구성 블럭도.
제2도는 본 발명의 주소 정렬 장치의 구성 블럭도.
제3도는 주소 정렬 장치의 동작에 따른 진리값 테이블
* 도면의 주요부분에 대한 부호의 설명
20 : 제어 회로부 21, 22, 23, 24 : 2입력 디/멀티플렉서
25, 26, 27, 28 : 4입력 디/멀티플렉서 29 : 제 1 주소 디코더
30 : 제 2 주소 디코더 31 : 제1 메모리 샐 블록
32 : 제 2 메모리 셀 블록 33, 34, 35, 36 : 입출력 포트
본 발명의 반도체 기억 장치의 주소 정렬 장치는 주소 입력시에 순서가 정렬된 여러 바이트 길이를 갖는 기억 소자를 연속적으로 액세스할 수 있도록한 것으로, 입력되는 주소를 디코딩하여 n비트크기를 갖는 m개의 셀들을 a×b의 크기를 갖는 최소 두개 이상의 블록으로 나누어서 해당 블록에 대응하여 셀들을 각각 ㅇ엑세스하는 주소 디코더들과, 입력되는 주소에 의하여 데이타 입출력 선택 신호들을 출력하는 제어 수단부와, 상기 블록들의 같은 행의 셀에 동시에 연결되어 상기 제어 수단부의 데이타 입출력 선택 신호에 의해 어느 한 블록의 셀을 선택하는 a개의 셀 선택 수단부와, 상기 제어 수단부의 입출력 선택 신호에 의해 주소의 순서대로 데이타를 재정렬하기 위하여 상기 a개의 셀 선택 수단부의 어느 하나를 각각 선택하는 a개의 입출력 선택부와, 상기 각각의 입출력 선택부에 연결되는 a개의 입출력 포트를 포함하여 구성되는 것을 특징으로 한다. 이하, 첨부된 도면을 참고하여 본 발명의 반도체 기억 장치의 주소 정렬 장치에 관하여 상세히 설명하면 다음과 같다. 도 2는 본 발명으 주소 정렬 장치의 구성 블록도이고, 도 3은 주소 정렬 장치의 동작에 따른 진리값 테이블이다. 본 발명의 주소 정렬 장치의 구송 블록도이고, 도 3은 주소 정렬 장치의 동작에 따른 진리값 테이블이다. 본 발명의 반도체 기억 장치는 데이타를 저장하기 위한 기억 소자가 2개의 블록으로 나누어져 있고, 각각의 블록은 4바이트의 입출력 구조를 갖는다. 반도체 기억 장치에 입력된 주소를 각각 디코딩하기 위한 제 1 주소 디코더929), 제 2 주소 디코더(30)와, 상기 제 1 주소 디코더(29)에 의해 디코딩된 주소가 입력되는 제 1 메모리 셀 블록(31)과 , 상기 제 2 주소 디코더(30)에 의해 디코딩된 주소가 입력되는 제 2 메모리 셀 블록(32)과, 상기 입력되는 주소에 의해 데이타 입출력 선택 신호(S),(S1),(S2),(S3),(S),(SU1)를 출력하는 제어 회로부(20)와, 상기 제어 회로부(20)의 입출력 선택 신호(S)에 의해 상기 제 1 메모리 셀 블럭(31)그리고 제 2 메모리 셀 블럭(32)에 연결되어 데이타 입출력을 선택하는 2입력 제 1디/멀티플렉서(21)와, 상기 제어 회로부(20)의 데이타 입출력 선택 신호(S1)에 의해 상기 제 1 메모리 셀 블록(31)그리고 제 2 메모리 셀 블록(32)에 연결되어 데이타 입출력을 선택하는 2입력 제 2 디/멀티플렉서(22)와, 상기 제어 회로부(20)의 데이타 입출력 선택 신호(S2)에 의해 상기 제 1 메모리 셀 블록(31)의 그리고 제 2 메모리 셀 블록(32)에 연결되어 데이타 입출력을 선택하는 2입력 제 3 디/멀티플렉서(23)와, 상기 제어 회로부(20)의 데이타 입출력 선택 신호(SU),(SU1)에 의해 상기 제 1 메모리 셀 블록(31)그리고 제 2 메모리 셀 블록(32)에 연결되어 데이타 입출력 선택 신호(),()에 의해 셀 데이타를 입출력하는 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)와, 상기 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)의 데이타를 입출력하는 1, 2, 3, 4 입출력 포트 (33) (34) (35) (36)로 구성된다. 상기 각각의 1, 2, 3, 4 입출력 포트 (33) (34) (35) (36)는 8비트의 데이타 폭을 갖고 있으므로 최대 32비트의 입출력을 동시에 행할 수 있다. 상기와 같이 구성된 본 발명의 반도체 기억 장치의 주소 정렬 장치의 동작은 다음과 같다. 먼저, 기억 소자를 엑세스하기 위하여 주소를 입력하였을 경우 입력된 주소는 제 1 주소 디코더(29)와 제 2 주소 디코더(30)에 의해 각각 디코딩된다. 이때, 제어 회로부(20)에도 주소가 입력되어 제어 회로부(20)에서 데이타 입출력 선택신호(S),(S1),(S2),(S3),(SU),(SU1)를 출력한다. 도 3을 참고하여 각각의 주소값에 따른 각 구성 블럭의 동작을 설명하면 다음과 같다. 도 3은 입력된 주소 A의 최하위 비트를 A, 그 다음 하위 비트를 A1,A2,.... 라고 가정한 경우의 동작 테이블값을 나타낸 것이다. 입력된 주소가이면 제어 회로부(20)에서 출력되는 (S),(S1),(S2),(S3)의 데이타 입출력 선택 신호가 모두가 되어 각각으 2입력 디/멀티플렉서(21) (22) (23) (24)는 모두 제 1 메모리 셀 블록(31)과 연결된다. 그리고 (SU),(SU1)의 데이타 입출력 선택 신호도이 되므로 각각으 4입력 디/멀티플렉서 (25) (26) (27) (28)는 순서대로 각각의 입출력 포트(33) (34) (35) (36)에 연결된다. 그러므로 각각의 입출력 포트 (33) (34) (35) (36)의 입출력은 바이트, 바이트1, 바이트2, 바이트3이 된다. 그리고 입력된 주소가 1이면 (S)의 데이타 입출력 선택 신호는이 되어 2입력 제 2, 3, 4 디/멀티플렉서 (22) (23) (24)는 제 1 메모리 셀 블록(31)에 연결된다. 그리고 (SU),(SU1)의 데이타 입출력 선택 신호는,1이 되므로 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)는 제 1, 2, 3, 4 입출력 포트(33) (34) (35) (36)의입출력이 각각 바이트1,바이트2, 바이트3, 바이트4가 되도록 동작한다. 그리고 입력된 주소가 2이면 (S)(S1)의 데이타 입출력 선택 신호는 1이되어 2입력 제 1,2 디/멀티플렉서(21)(22)는 제 2 메모리 셀 블록 (32)에 연결되고 (S2)(S3)의 데이타 입출력 선택 신호는이 되어 2입력 제 3, 4 디/멀티플렉서 (23) (24)는 제 1 메모리 셀 블록(31)에 연결된다. 그리고 (SU)(SU1)의 데이타 입출력 선택 신호는,1이 되므로 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)는 제 1, 2, 3, 4 입출력 포트(33) (34) (35) (36)의입출력이 각각 바이트2, 바이트3, 바이트4, 바이트5가 되도록 동작한다. 그리고 입력된 주소가 4이면 (S),(S1),(S2),(S3)의 데이타 입출력 선택 신호는 모두 1이 되어 2입력 제 1, 2, 3, 4 디/멀티플렉서 (21) (22) (23) (24)는 제 2 메모리 셀 블록(32)에 연결된다. 그리고 (SU)(SU1)의 데이타 입출력 선택 신호는 모두이되므로 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)는 제 1, 2, 3, 4 입출력 포트(33) (34) (35) (36)으 입출력이 각각 바이트4, 바이트5, 바이트6, 바이트7이 되도록 동작한다. 그리고 입력주소가 4, 5, 6, 7인 경우 제1메모리 셀 블록(31)의 주소에 1 이 기해져서 디코딩된다. 예를들면, 입력 조소가 6인 경우 제 1 메모리 셀 블록(31)의 주소는 바이트8 ~ 바이트 11이 된다. (S)(S1)의 데이타 입출력 선택 신호는가 되고, (S2),(S3)의 데이타 입출력 선택 신호는 1이 되어 2입력 제 1,2, 디/멀티플렉서 (21) (22)는 제 1 메모리 셀 블록(31)에 연결되고 2입력 제 3, 4 디/멀티플렉서(23) (24)는 제 2 메모리 셀 블록(32)에 연결된다. 그리고 (SU)(SU1)의 데이타 입출력 선택 신호는,1이 되므로 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)는 제 1, 2, 3, 4 입출력 포트(33) (34) (35) (36)의입출력이 각각 바이트6, 바이트7, 바이트8, 바이트9 가 되도록 동작한다.
본 발명의 반도체 기억 장치의 주소 정렬 장치는 이상에서 설명한 바와 같이, 어떤 주소를 선택하더라도 연속된 여러바이트의 기억 장소를 엑세스할 수 있으므로 데이타의 전송 효율 및 기억 장치의 사용 효율을 향상시키는 효과가 있다. 특히. 길이가 다른 여러 가지 명령어를 갖고 있는 CPU의 주기억 장치 등에 사용할 경우 주소 엑세스 동작이 효율적으로 이루어져 처리속도 및 신뢰성을 향상시키는 효과가 있다.

Claims (6)

  1. 입력되는 주소를 디코딩하여 n비트크기를 갖는 m개의 셀들을 a×b의 크기를 갖는 최소 두개 이상의 블럭으로 나누어서 해당 블럭에 대응하여 셀들을 각각 액세스하는 주소 디코더들과, 입력되는 주소에 의하여 데이타 입출력 선택 신호들을 출력하는 제어 수단부와, 상기 블럭들의 같은 행의 셀에 동시에 연결되어 상기 제어 수단부의 데이타 입출력 선택 신호에 의해 어느 한 블럭의 셀을 선택하는 a개의 셀 선택 수단부와, 상기 제어 수단부의 입출력 선택 신호에 의해 주소의 순서대로 데이타를 재정렬하기 위하여 상기 a개의 셀 선택 수단부의 어느 하나를 각각 선택하는 a개의 입출력 선택부와, 상기 각각의 입출력 선택부에 연결되는 a개의 입출력 포트를 포함하여 구성되는 것을 특징으로 하는 반도체 기억장치의 주소 정렬 장치.
  2. 제1항에 있어서, 주소 디코더가 마지막 블럭의 해당 행의 셀들을 엑세스 하게 되면 처음 블럭에 대응하는 다른 주소 디코더는 그 다음 행의 셀들을 액세스하는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
  3. 순차 증가되는 주소를 갖는 바이트 단위의 기억소자들로 이루어진 제 1,2 메모리 셀 블럭과, 입력되는 주소를 디코딩하여 상기 제 1,2 데모리 셀 블럭을 각각 액세스하는 제 1,2 주소 디코더와, 주소가 입력되면 그에 따라 데이타 입출력 선택 신호(S),(S1),(S2),(S3),(SU),(SU1)를 출력하는 제어 회로부와, 상기 제어 회로부에서 출력되는 각각의 데이타 입출력 선택 신호(S),(S1),(S2),(S3)에 의해 제 1 메모리 셀 블럭 또는 제 2 메모리 셀 블럭의 셀을 선택하는 2입력 제 1,2,3,4, 디/멀티플렉서와 ,상기 제어 회로부에서 출력되는 데이타 입출력 선택 신호(SU),(SU1)에 의해 상기 2입력 제 1,2,3,4 디/멀티플렉서의 어느 하나에 각각 연결되는 4입력 제 1,2,3,4디/멀티플렉서와, 상기 4입력 제 1,2,3,4 디/멀티플렉서에 각각 연결도어 데이타를 입출력하는 제 1,2,3,4 입출력 포트를 포함하여 구성되는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
  4. 제3항에 있어서, 제2 주소 디코더가 제 2 메모리 셀 블럭의 해당 행의 셀들을 액세스하면 제1 주소 디코더는 제 1 메모리 셀 블럭의 그 다음 행의 셀들을 액세스 하는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
  5. 제3항에 있어서, 4입력 제 1,2,3,4 디/멀티플렉서는 입력되는 주소의 하위 몇개의 비트를 디코딩하여 출력되는 데이타 입출력 선택신호(SU),(SU1)에 의해 2입력 제 1,2,3,4 디/멀티플렉서에 선택적으로 각각 연결되어 메모리 셀 블럭을 선택하는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
  6. 제3항에 있어서, 각각의 입출력 포트는 8비트의 데이타 폭을 갖는 것을 특징으로 하는 반도체 기억장치의 주소 정렬 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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