KR980011478A - 반도체 기억 장치의 주소 정렬 장치 - Google Patents
반도체 기억 장치의 주소 정렬 장치 Download PDFInfo
- Publication number
- KR980011478A KR980011478A KR1019960031642A KR19960031642A KR980011478A KR 980011478 A KR980011478 A KR 980011478A KR 1019960031642 A KR1019960031642 A KR 1019960031642A KR 19960031642 A KR19960031642 A KR 19960031642A KR 980011478 A KR980011478 A KR 980011478A
- Authority
- KR
- South Korea
- Prior art keywords
- input
- address
- output
- block
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
Description
Claims (6)
- 입력되는 주소를 디코딩하여 n비트크기를 갖는 m개의 셀들을 a×b의 크기를 갖는 최소 두개 이상의 블럭으로 나누어서 해당 블럭에 대응하여 셀들을 각각 액세스하는 주소 디코더들과, 입력되는 주소에 의하여 데이타 입출력 선택 신호들을 출력하는 제어 수단부와, 상기 블럭들의 같은 행의 셀에 동시에 연결되어 상기 제어 수단부의 데이타 입출력 선택 신호에 의해 어느 한 블럭의 셀을 선택하는 a개의 셀 선택 수단부와, 상기 제어 수단부의 입출력 선택 신호에 의해 주소의 순서대로 데이타를 재정렬하기 위하여 상기 a개의 셀 선택 수단부의 어느 하나를 각각 선택하는 a개의 입출력 선택부와, 상기 각각의 입출력 선택부에 연결되는 a개의 입출력 포트를 포함하여 구성되는 것을 특징으로 하는 반도체 기억장치의 주소 정렬 장치.
- 제1항에 있어서, 주소 디코더가 마지막 블럭의 해당 행의 셀들을 엑세스 하게 되면 처음 블럭에 대응하는 다른 주소 디코더는 그 다음 행의 셀들을 액세스하는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
- 순차 증가되는 주소를 갖는 바이트 단위의 기억소자들로 이루어진 제 1,2 메모리 셀 블럭과, 입력되는 주소를 디코딩하여 상기 제 1,2 데모리 셀 블럭을 각각 액세스하는 제 1,2 주소 디코더와, 주소가 입력되면 그에 따라 데이타 입출력 선택 신호(S),(S1),(S2),(S3),(SU),(SU1)를 출력하는 제어 회로부와, 상기 제어 회로부에서 출력되는 각각의 데이타 입출력 선택 신호(S),(S1),(S2),(S3)에 의해 제 1 메모리 셀 블럭 또는 제 2 메모리 셀 블럭의 셀을 선택하는 2입력 제 1,2,3,4, 디/멀티플렉서와 ,상기 제어 회로부에서 출력되는 데이타 입출력 선택 신호(SU),(SU1)에 의해 상기 2입력 제 1,2,3,4 디/멀티플렉서의 어느 하나에 각각 연결되는 4입력 제 1,2,3,4디/멀티플렉서와, 상기 4입력 제 1,2,3,4 디/멀티플렉서에 각각 연결도어 데이타를 입출력하는 제 1,2,3,4 입출력 포트를 포함하여 구성되는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
- 제3항에 있어서, 제2 주소 디코더가 제 2 메모리 셀 블럭의 해당 행의 셀들을 액세스하면 제1 주소 디코더는 제 1 메모리 셀 블럭의 그 다음 행의 셀들을 액세스 하는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
- 제3항에 있어서, 4입력 제 1,2,3,4 디/멀티플렉서는 입력되는 주소의 하위 몇개의 비트를 디코딩하여 출력되는 데이타 입출력 선택신호(SU),(SU1)에 의해 2입력 제 1,2,3,4 디/멀티플렉서에 선택적으로 각각 연결되어 메모리 셀 블럭을 선택하는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
- 제3항에 있어서, 각각의 입출력 포트는 8비트의 데이타 폭을 갖는 것을 특징으로 하는 반도체 기억장치의 주소 정렬 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960031642A KR100205351B1 (ko) | 1996-07-31 | 1996-07-31 | 반도체 기억 장치의 주소 정렬 장치 |
TW086101351A TW391011B (en) | 1996-07-31 | 1997-02-04 | Address alignment system for semiconductor memory device |
US08/870,297 US5875147A (en) | 1996-07-31 | 1997-06-06 | Address alignment system for semiconductor memory device |
JP9201227A JPH10116226A (ja) | 1996-07-31 | 1997-07-28 | 半導体記憶装置のアドレス整列装置 |
US09/722,028 US6370636B1 (en) | 1996-07-31 | 2000-11-27 | Accessing byte lines from dual memory blocks and aligning for variable length instruction execution |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960031642A KR100205351B1 (ko) | 1996-07-31 | 1996-07-31 | 반도체 기억 장치의 주소 정렬 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR980011478A true KR980011478A (ko) | 1998-04-30 |
KR100205351B1 KR100205351B1 (ko) | 1999-07-01 |
Family
ID=19468245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960031642A Expired - Fee Related KR100205351B1 (ko) | 1996-07-31 | 1996-07-31 | 반도체 기억 장치의 주소 정렬 장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5875147A (ko) |
JP (1) | JPH10116226A (ko) |
KR (1) | KR100205351B1 (ko) |
TW (1) | TW391011B (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6993619B2 (en) * | 2003-03-28 | 2006-01-31 | International Business Machines Corporation | Single request data transfer regardless of size and alignment |
US8776049B2 (en) | 2004-10-20 | 2014-07-08 | Seagate Technology Llc | Address aligned resource set allocation in a memory space |
CN101903868B (zh) * | 2007-12-21 | 2012-07-04 | 松下电器产业株式会社 | 存储装置以及其控制方法 |
CN103544113A (zh) * | 2012-07-09 | 2014-01-29 | 成都林海电子有限责任公司 | 基于数据块的卷积交织在fpga中ram的实现方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5226147A (en) * | 1987-11-06 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for simple cache system |
US5138705A (en) * | 1989-06-26 | 1992-08-11 | International Business Machines Corporation | Chip organization for an extendable memory structure providing busless internal page transfers |
US5197130A (en) * | 1989-12-29 | 1993-03-23 | Supercomputer Systems Limited Partnership | Cluster architecture for a highly parallel scalar/vector multiprocessor system |
JP2962080B2 (ja) * | 1991-12-27 | 1999-10-12 | 日本電気株式会社 | ランダムアクセスメモリ |
JPH07262147A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | 共通メモリ保護方式 |
-
1996
- 1996-07-31 KR KR1019960031642A patent/KR100205351B1/ko not_active Expired - Fee Related
-
1997
- 1997-02-04 TW TW086101351A patent/TW391011B/zh not_active IP Right Cessation
- 1997-06-06 US US08/870,297 patent/US5875147A/en not_active Expired - Fee Related
- 1997-07-28 JP JP9201227A patent/JPH10116226A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
KR100205351B1 (ko) | 1999-07-01 |
TW391011B (en) | 2000-05-21 |
JPH10116226A (ja) | 1998-05-06 |
US5875147A (en) | 1999-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6243281B1 (en) | Method and apparatus for accessing a segment of CAM cells in an intra-row configurable CAM system | |
US6907479B2 (en) | Integrated circuit FIFO memory devices that are divisible into independent FIFO queues, and systems and methods for controlling same | |
JP2576827B2 (ja) | デュアル・ポート・コンピュータ・メモリ装置、アクセス方法、コンピュータ・メモリ装置、及びメモリ構造 | |
US6526474B1 (en) | Content addressable memory (CAM) with accesses to multiple CAM arrays used to generate result for various matching sizes | |
US6934795B2 (en) | Content addressable memory with programmable word width and programmable priority | |
US7088134B1 (en) | Programmable logic device with flexible memory allocation and routing | |
EP0424618A2 (en) | Input/output system | |
KR930018594A (ko) | 반도체 기억 장치 | |
US6751701B1 (en) | Method and apparatus for detecting a multiple match in an intra-row configurable CAM system | |
US5301292A (en) | Page mode comparator decode logic for variable size DRAM types and different interleave options | |
KR920015374A (ko) | 반도체 기억장치 | |
US6799243B1 (en) | Method and apparatus for detecting a match in an intra-row configurable cam system | |
US6813680B1 (en) | Method and apparatus for loading comparand data into a content addressable memory system | |
KR100205351B1 (ko) | 반도체 기억 장치의 주소 정렬 장치 | |
US6801981B1 (en) | Intra-row configurability of content addressable memory | |
US6795892B1 (en) | Method and apparatus for determining a match address in an intra-row configurable cam device | |
US6370636B1 (en) | Accessing byte lines from dual memory blocks and aligning for variable length instruction execution | |
US7248491B1 (en) | Circuit for and method of implementing a content addressable memory in a programmable logic device | |
GB2108737A (en) | Byte addressable memory for variable length instructions and data | |
EP0315671A1 (en) | Pipeline memory structure | |
US7057962B1 (en) | Address control for efficient memory partition | |
US6081869A (en) | Bit-field peripheral | |
US6590900B1 (en) | Time and space sliced non-blocking network switching fabric | |
US6772271B2 (en) | Reduction of bank switching instructions in main memory of data processing apparatus having main memory and plural memory | |
US6499089B1 (en) | Method, architecture and circuitry for independently configuring a multiple array memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19960731 |
|
PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19960731 Comment text: Request for Examination of Application |
|
PG1501 | Laying open of application | ||
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19990225 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19990402 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 19990402 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
PR1001 | Payment of annual fee |
Payment date: 20020315 Start annual number: 4 End annual number: 4 |
|
PR1001 | Payment of annual fee |
Payment date: 20030318 Start annual number: 5 End annual number: 5 |
|
PR1001 | Payment of annual fee |
Payment date: 20040326 Start annual number: 6 End annual number: 6 |
|
FPAY | Annual fee payment |
Payment date: 20050322 Year of fee payment: 7 |
|
PR1001 | Payment of annual fee |
Payment date: 20050322 Start annual number: 7 End annual number: 7 |
|
LAPS | Lapse due to unpaid annual fee | ||
PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20070310 |