KR980011478A - 반도체 기억 장치의 주소 정렬 장치 - Google Patents

반도체 기억 장치의 주소 정렬 장치 Download PDF

Info

Publication number
KR980011478A
KR980011478A KR1019960031642A KR19960031642A KR980011478A KR 980011478 A KR980011478 A KR 980011478A KR 1019960031642 A KR1019960031642 A KR 1019960031642A KR 19960031642 A KR19960031642 A KR 19960031642A KR 980011478 A KR980011478 A KR 980011478A
Authority
KR
South Korea
Prior art keywords
input
address
output
block
cells
Prior art date
Application number
KR1019960031642A
Other languages
English (en)
Other versions
KR100205351B1 (ko
Inventor
박성휘
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960031642A priority Critical patent/KR100205351B1/ko
Priority to TW086101351A priority patent/TW391011B/zh
Priority to US08/870,297 priority patent/US5875147A/en
Priority to JP9201227A priority patent/JPH10116226A/ja
Publication of KR980011478A publication Critical patent/KR980011478A/ko
Application granted granted Critical
Publication of KR100205351B1 publication Critical patent/KR100205351B1/ko
Priority to US09/722,028 priority patent/US6370636B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 기억 장치의 주소 정렬 장치(Address Alignment System)에 관한 것으로, 특히 순서가 정렬된 여러 바이트 길이를 갖는 기억 소자를 연속적으로 액세스할 수 있도록한 반도체 기억 장치의 주소 정렬 장치에 과한 것이다. 이와같은 본 발명의 반도체 기억 장치의 주소 정렬 장치는 입력되는 주소를 디코딩하여 n비트크기를 갖는 m개의 셀들을 a×b의 크기를 갖는 최소 두개 이상의 블럭으로 나누어서 해당 블럭에 대응하여 셀들을 각각 엑세스하는 주소 디코더들과, 입력되는 주소에 의하여 데이타 입출력 선택 신호들을 출력하는 제어 수단부와, 상기 블럭들의 같은 행의 셀에 동시에 연결되어 상기 제어 수단부의 데이타 입출력 선택 신호에 의해 어느 한 블럭의 셀을 선택하는 a의 셀 선택 수단부와, 상기 제어 수단부의 입출력 선택신호에 의해 주소의 순서대로 데이타를 재정렬하기 위하여 상시 a개의 셀 선택 수단부의 어느 하나를 각각 선택하는 a개의 입출력 선택부와, 상기 각각의 입출력 선택부에 연결되는 a개의 입출력 포트를 포함하여 구성된다.

Description

반도체 기억 장치의 주소 정렬 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
본 발명은 반도체 기억 장치의 주소 정렬 장치(Address Alignment System)에 관한 것으로, 특히 주소 입력시에 순서가 정렬된 여러 바이트 길이를 갖는 기억 소자를 연속적으로 엑세스할 수 있도록한 반도체 기억 장치의 주소 정렬 장치에 관한 것이다. 일반적으로 반도체 기억 장치는 기억 소자와 함께 입력 어드레스에 의해 지정된 메모리 워드를 선택하기 위한 디코더가 필요하다. 이하, 첨부된 도면을 참고하여 종래 기술에 다른 반도체 기억 장치의 디코더에 관하여 설명하면 다음과 같다. 도 1은 종래 기술에 따른 반도체 기억 장치의 디코더의 구성 블록도이다. 종래의 디코더의 내부 구성은 다음과 같다. 워드당 n비트의 크기를 갖는 m워드로 구성된 반도체 기억 장치는 m×n개의 2진 기억 소자(2)와 각 워드를 선택하기 위해 할당된 주소 디코더(1)로 구성된다. 여기서 2진 기억 소자(2)는 반도체 기억 장치의 기본 설계 블록이다. 2개의 주소 입력은 주소 디코더(1)에 연결되어 있으며 상기의 주소 디코더(1)는 메모리 인에이블 신호에 의해 작동한다. 즉, 주소 디코더(1)에 입력되는 메모리 인에이블 신호가 1 이면 2개의 주소 입력값에 따라 4개의 워드중 하나가 선택된다. 이때, 읽기/쓰기 신호가 1 이면 지정된 워드의 2진 기억 소자(2)의 저장값들이 3개의 OR 게이트(3)를 통과하여 출력 단자로 출력된다. 그 밖의 2진 기억 소자(2)들은 0을 발생하므로 출력에 영향을 주지 못한다. 그리고 읽기/쓰기 신호가 0 이면 데이타 입력 단자에 대기중이던 정보가 지정된 워드의 2진 기억 소자(2)에 저장된다. 종래의 반도체 기억 장치에 있어서는 주소 디코더(1)로 주소가 입력되면 해당 행의 여러 바이트의 기억 소자가 동시에 액세스된다.
종래의 반도체 기억 장치는 주소가 주소 디코더에 입력되면 해당되는 행에 배열된 기억 소자만 액세스 가능하므로 주소 입력에 연속성이 없게된다. 그러므로 2개의 행에 걸쳐진 길이와 주소를 갖는 데이타를 저장하고자 하는 경우 각각의 해에 대해 동작을 나누어서 하므로 동작 속도가 매우 떨어진다. 본 발명은 상기와 같은 종래 기술의 반도체 기억 장치의 문제저을 해결하기 위하여 안출한 것으로, 주소 입력시에 순서가 정렬된 여러 바이트 길이를 갖는 기억 소자를 연속적으로 엑세스할 수 있도록한 반도체 기억 장치의 주소 정렬 장치를 제공하는데 그 목적이 있다.
제1도는 종래 기술에 따른 반도체 기억 장치의 디코더의 구성 블럭도.
제2도는 본 발명의 주소 정렬 장치의 구성 블럭도.
제3도는 주소 정렬 장치의 동작에 따른 진리값 테이블
* 도면의 주요부분에 대한 부호의 설명
20 : 제어 회로부 21, 22, 23, 24 : 2입력 디/멀티플렉서
25, 26, 27, 28 : 4입력 디/멀티플렉서 29 : 제 1 주소 디코더
30 : 제 2 주소 디코더 31 : 제1 메모리 샐 블록
32 : 제 2 메모리 셀 블록 33, 34, 35, 36 : 입출력 포트
본 발명의 반도체 기억 장치의 주소 정렬 장치는 주소 입력시에 순서가 정렬된 여러 바이트 길이를 갖는 기억 소자를 연속적으로 액세스할 수 있도록한 것으로, 입력되는 주소를 디코딩하여 n비트크기를 갖는 m개의 셀들을 a×b의 크기를 갖는 최소 두개 이상의 블록으로 나누어서 해당 블록에 대응하여 셀들을 각각 ㅇ엑세스하는 주소 디코더들과, 입력되는 주소에 의하여 데이타 입출력 선택 신호들을 출력하는 제어 수단부와, 상기 블록들의 같은 행의 셀에 동시에 연결되어 상기 제어 수단부의 데이타 입출력 선택 신호에 의해 어느 한 블록의 셀을 선택하는 a개의 셀 선택 수단부와, 상기 제어 수단부의 입출력 선택 신호에 의해 주소의 순서대로 데이타를 재정렬하기 위하여 상기 a개의 셀 선택 수단부의 어느 하나를 각각 선택하는 a개의 입출력 선택부와, 상기 각각의 입출력 선택부에 연결되는 a개의 입출력 포트를 포함하여 구성되는 것을 특징으로 한다. 이하, 첨부된 도면을 참고하여 본 발명의 반도체 기억 장치의 주소 정렬 장치에 관하여 상세히 설명하면 다음과 같다. 도 2는 본 발명으 주소 정렬 장치의 구성 블록도이고, 도 3은 주소 정렬 장치의 동작에 따른 진리값 테이블이다. 본 발명의 주소 정렬 장치의 구송 블록도이고, 도 3은 주소 정렬 장치의 동작에 따른 진리값 테이블이다. 본 발명의 반도체 기억 장치는 데이타를 저장하기 위한 기억 소자가 2개의 블록으로 나누어져 있고, 각각의 블록은 4바이트의 입출력 구조를 갖는다. 반도체 기억 장치에 입력된 주소를 각각 디코딩하기 위한 제 1 주소 디코더929), 제 2 주소 디코더(30)와, 상기 제 1 주소 디코더(29)에 의해 디코딩된 주소가 입력되는 제 1 메모리 셀 블록(31)과 , 상기 제 2 주소 디코더(30)에 의해 디코딩된 주소가 입력되는 제 2 메모리 셀 블록(32)과, 상기 입력되는 주소에 의해 데이타 입출력 선택 신호(S),(S1),(S2),(S3),(S),(SU1)를 출력하는 제어 회로부(20)와, 상기 제어 회로부(20)의 입출력 선택 신호(S)에 의해 상기 제 1 메모리 셀 블럭(31)그리고 제 2 메모리 셀 블럭(32)에 연결되어 데이타 입출력을 선택하는 2입력 제 1디/멀티플렉서(21)와, 상기 제어 회로부(20)의 데이타 입출력 선택 신호(S1)에 의해 상기 제 1 메모리 셀 블록(31)그리고 제 2 메모리 셀 블록(32)에 연결되어 데이타 입출력을 선택하는 2입력 제 2 디/멀티플렉서(22)와, 상기 제어 회로부(20)의 데이타 입출력 선택 신호(S2)에 의해 상기 제 1 메모리 셀 블록(31)의 그리고 제 2 메모리 셀 블록(32)에 연결되어 데이타 입출력을 선택하는 2입력 제 3 디/멀티플렉서(23)와, 상기 제어 회로부(20)의 데이타 입출력 선택 신호(SU),(SU1)에 의해 상기 제 1 메모리 셀 블록(31)그리고 제 2 메모리 셀 블록(32)에 연결되어 데이타 입출력 선택 신호(),()에 의해 셀 데이타를 입출력하는 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)와, 상기 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)의 데이타를 입출력하는 1, 2, 3, 4 입출력 포트 (33) (34) (35) (36)로 구성된다. 상기 각각의 1, 2, 3, 4 입출력 포트 (33) (34) (35) (36)는 8비트의 데이타 폭을 갖고 있으므로 최대 32비트의 입출력을 동시에 행할 수 있다. 상기와 같이 구성된 본 발명의 반도체 기억 장치의 주소 정렬 장치의 동작은 다음과 같다. 먼저, 기억 소자를 엑세스하기 위하여 주소를 입력하였을 경우 입력된 주소는 제 1 주소 디코더(29)와 제 2 주소 디코더(30)에 의해 각각 디코딩된다. 이때, 제어 회로부(20)에도 주소가 입력되어 제어 회로부(20)에서 데이타 입출력 선택신호(S),(S1),(S2),(S3),(SU),(SU1)를 출력한다. 도 3을 참고하여 각각의 주소값에 따른 각 구성 블럭의 동작을 설명하면 다음과 같다. 도 3은 입력된 주소 A의 최하위 비트를 A, 그 다음 하위 비트를 A1,A2,.... 라고 가정한 경우의 동작 테이블값을 나타낸 것이다. 입력된 주소가이면 제어 회로부(20)에서 출력되는 (S),(S1),(S2),(S3)의 데이타 입출력 선택 신호가 모두가 되어 각각으 2입력 디/멀티플렉서(21) (22) (23) (24)는 모두 제 1 메모리 셀 블록(31)과 연결된다. 그리고 (SU),(SU1)의 데이타 입출력 선택 신호도이 되므로 각각으 4입력 디/멀티플렉서 (25) (26) (27) (28)는 순서대로 각각의 입출력 포트(33) (34) (35) (36)에 연결된다. 그러므로 각각의 입출력 포트 (33) (34) (35) (36)의 입출력은 바이트, 바이트1, 바이트2, 바이트3이 된다. 그리고 입력된 주소가 1이면 (S)의 데이타 입출력 선택 신호는이 되어 2입력 제 2, 3, 4 디/멀티플렉서 (22) (23) (24)는 제 1 메모리 셀 블록(31)에 연결된다. 그리고 (SU),(SU1)의 데이타 입출력 선택 신호는,1이 되므로 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)는 제 1, 2, 3, 4 입출력 포트(33) (34) (35) (36)의입출력이 각각 바이트1,바이트2, 바이트3, 바이트4가 되도록 동작한다. 그리고 입력된 주소가 2이면 (S)(S1)의 데이타 입출력 선택 신호는 1이되어 2입력 제 1,2 디/멀티플렉서(21)(22)는 제 2 메모리 셀 블록 (32)에 연결되고 (S2)(S3)의 데이타 입출력 선택 신호는이 되어 2입력 제 3, 4 디/멀티플렉서 (23) (24)는 제 1 메모리 셀 블록(31)에 연결된다. 그리고 (SU)(SU1)의 데이타 입출력 선택 신호는,1이 되므로 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)는 제 1, 2, 3, 4 입출력 포트(33) (34) (35) (36)의입출력이 각각 바이트2, 바이트3, 바이트4, 바이트5가 되도록 동작한다. 그리고 입력된 주소가 4이면 (S),(S1),(S2),(S3)의 데이타 입출력 선택 신호는 모두 1이 되어 2입력 제 1, 2, 3, 4 디/멀티플렉서 (21) (22) (23) (24)는 제 2 메모리 셀 블록(32)에 연결된다. 그리고 (SU)(SU1)의 데이타 입출력 선택 신호는 모두이되므로 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)는 제 1, 2, 3, 4 입출력 포트(33) (34) (35) (36)으 입출력이 각각 바이트4, 바이트5, 바이트6, 바이트7이 되도록 동작한다. 그리고 입력주소가 4, 5, 6, 7인 경우 제1메모리 셀 블록(31)의 주소에 1 이 기해져서 디코딩된다. 예를들면, 입력 조소가 6인 경우 제 1 메모리 셀 블록(31)의 주소는 바이트8 ~ 바이트 11이 된다. (S)(S1)의 데이타 입출력 선택 신호는가 되고, (S2),(S3)의 데이타 입출력 선택 신호는 1이 되어 2입력 제 1,2, 디/멀티플렉서 (21) (22)는 제 1 메모리 셀 블록(31)에 연결되고 2입력 제 3, 4 디/멀티플렉서(23) (24)는 제 2 메모리 셀 블록(32)에 연결된다. 그리고 (SU)(SU1)의 데이타 입출력 선택 신호는,1이 되므로 4입력 제 1, 2, 3, 4 디/멀티플렉서 (25) (26) (27) (28)는 제 1, 2, 3, 4 입출력 포트(33) (34) (35) (36)의입출력이 각각 바이트6, 바이트7, 바이트8, 바이트9 가 되도록 동작한다.
본 발명의 반도체 기억 장치의 주소 정렬 장치는 이상에서 설명한 바와 같이, 어떤 주소를 선택하더라도 연속된 여러바이트의 기억 장소를 엑세스할 수 있으므로 데이타의 전송 효율 및 기억 장치의 사용 효율을 향상시키는 효과가 있다. 특히. 길이가 다른 여러 가지 명령어를 갖고 있는 CPU의 주기억 장치 등에 사용할 경우 주소 엑세스 동작이 효율적으로 이루어져 처리속도 및 신뢰성을 향상시키는 효과가 있다.

Claims (6)

  1. 입력되는 주소를 디코딩하여 n비트크기를 갖는 m개의 셀들을 a×b의 크기를 갖는 최소 두개 이상의 블럭으로 나누어서 해당 블럭에 대응하여 셀들을 각각 액세스하는 주소 디코더들과, 입력되는 주소에 의하여 데이타 입출력 선택 신호들을 출력하는 제어 수단부와, 상기 블럭들의 같은 행의 셀에 동시에 연결되어 상기 제어 수단부의 데이타 입출력 선택 신호에 의해 어느 한 블럭의 셀을 선택하는 a개의 셀 선택 수단부와, 상기 제어 수단부의 입출력 선택 신호에 의해 주소의 순서대로 데이타를 재정렬하기 위하여 상기 a개의 셀 선택 수단부의 어느 하나를 각각 선택하는 a개의 입출력 선택부와, 상기 각각의 입출력 선택부에 연결되는 a개의 입출력 포트를 포함하여 구성되는 것을 특징으로 하는 반도체 기억장치의 주소 정렬 장치.
  2. 제1항에 있어서, 주소 디코더가 마지막 블럭의 해당 행의 셀들을 엑세스 하게 되면 처음 블럭에 대응하는 다른 주소 디코더는 그 다음 행의 셀들을 액세스하는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
  3. 순차 증가되는 주소를 갖는 바이트 단위의 기억소자들로 이루어진 제 1,2 메모리 셀 블럭과, 입력되는 주소를 디코딩하여 상기 제 1,2 데모리 셀 블럭을 각각 액세스하는 제 1,2 주소 디코더와, 주소가 입력되면 그에 따라 데이타 입출력 선택 신호(S),(S1),(S2),(S3),(SU),(SU1)를 출력하는 제어 회로부와, 상기 제어 회로부에서 출력되는 각각의 데이타 입출력 선택 신호(S),(S1),(S2),(S3)에 의해 제 1 메모리 셀 블럭 또는 제 2 메모리 셀 블럭의 셀을 선택하는 2입력 제 1,2,3,4, 디/멀티플렉서와 ,상기 제어 회로부에서 출력되는 데이타 입출력 선택 신호(SU),(SU1)에 의해 상기 2입력 제 1,2,3,4 디/멀티플렉서의 어느 하나에 각각 연결되는 4입력 제 1,2,3,4디/멀티플렉서와, 상기 4입력 제 1,2,3,4 디/멀티플렉서에 각각 연결도어 데이타를 입출력하는 제 1,2,3,4 입출력 포트를 포함하여 구성되는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
  4. 제3항에 있어서, 제2 주소 디코더가 제 2 메모리 셀 블럭의 해당 행의 셀들을 액세스하면 제1 주소 디코더는 제 1 메모리 셀 블럭의 그 다음 행의 셀들을 액세스 하는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
  5. 제3항에 있어서, 4입력 제 1,2,3,4 디/멀티플렉서는 입력되는 주소의 하위 몇개의 비트를 디코딩하여 출력되는 데이타 입출력 선택신호(SU),(SU1)에 의해 2입력 제 1,2,3,4 디/멀티플렉서에 선택적으로 각각 연결되어 메모리 셀 블럭을 선택하는 것을 특징으로 하는 반도체 기억 장치의 주소 정렬 장치.
  6. 제3항에 있어서, 각각의 입출력 포트는 8비트의 데이타 폭을 갖는 것을 특징으로 하는 반도체 기억장치의 주소 정렬 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960031642A 1996-07-31 1996-07-31 반도체 기억 장치의 주소 정렬 장치 KR100205351B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019960031642A KR100205351B1 (ko) 1996-07-31 1996-07-31 반도체 기억 장치의 주소 정렬 장치
TW086101351A TW391011B (en) 1996-07-31 1997-02-04 Address alignment system for semiconductor memory device
US08/870,297 US5875147A (en) 1996-07-31 1997-06-06 Address alignment system for semiconductor memory device
JP9201227A JPH10116226A (ja) 1996-07-31 1997-07-28 半導体記憶装置のアドレス整列装置
US09/722,028 US6370636B1 (en) 1996-07-31 2000-11-27 Accessing byte lines from dual memory blocks and aligning for variable length instruction execution

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960031642A KR100205351B1 (ko) 1996-07-31 1996-07-31 반도체 기억 장치의 주소 정렬 장치

Publications (2)

Publication Number Publication Date
KR980011478A true KR980011478A (ko) 1998-04-30
KR100205351B1 KR100205351B1 (ko) 1999-07-01

Family

ID=19468245

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960031642A KR100205351B1 (ko) 1996-07-31 1996-07-31 반도체 기억 장치의 주소 정렬 장치

Country Status (4)

Country Link
US (1) US5875147A (ko)
JP (1) JPH10116226A (ko)
KR (1) KR100205351B1 (ko)
TW (1) TW391011B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6993619B2 (en) * 2003-03-28 2006-01-31 International Business Machines Corporation Single request data transfer regardless of size and alignment
US8776049B2 (en) 2004-10-20 2014-07-08 Seagate Technology Llc Address aligned resource set allocation in a memory space
WO2009081551A1 (ja) * 2007-12-21 2009-07-02 Panasonic Corporation メモリ装置及びその制御方法
CN103544113A (zh) * 2012-07-09 2014-01-29 成都林海电子有限责任公司 基于数据块的卷积交织在fpga中ram的实现方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5226147A (en) * 1987-11-06 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for simple cache system
US5138705A (en) * 1989-06-26 1992-08-11 International Business Machines Corporation Chip organization for an extendable memory structure providing busless internal page transfers
US5197130A (en) * 1989-12-29 1993-03-23 Supercomputer Systems Limited Partnership Cluster architecture for a highly parallel scalar/vector multiprocessor system
JP2962080B2 (ja) * 1991-12-27 1999-10-12 日本電気株式会社 ランダムアクセスメモリ
JPH07262147A (ja) * 1994-03-17 1995-10-13 Fujitsu Ltd 共通メモリ保護方式

Also Published As

Publication number Publication date
JPH10116226A (ja) 1998-05-06
KR100205351B1 (ko) 1999-07-01
TW391011B (en) 2000-05-21
US5875147A (en) 1999-02-23

Similar Documents

Publication Publication Date Title
US6243281B1 (en) Method and apparatus for accessing a segment of CAM cells in an intra-row configurable CAM system
US6907479B2 (en) Integrated circuit FIFO memory devices that are divisible into independent FIFO queues, and systems and methods for controlling same
JP2576827B2 (ja) デュアル・ポート・コンピュータ・メモリ装置、アクセス方法、コンピュータ・メモリ装置、及びメモリ構造
US6526474B1 (en) Content addressable memory (CAM) with accesses to multiple CAM arrays used to generate result for various matching sizes
US4654781A (en) Byte addressable memory for variable length instructions and data
US6934795B2 (en) Content addressable memory with programmable word width and programmable priority
US7088134B1 (en) Programmable logic device with flexible memory allocation and routing
EP0424618A2 (en) Input/output system
KR930018594A (ko) 반도체 기억 장치
US6067267A (en) Four-way interleaved FIFO architecture with look ahead conditional decoder for PCI applications
US6751701B1 (en) Method and apparatus for detecting a multiple match in an intra-row configurable CAM system
US5301292A (en) Page mode comparator decode logic for variable size DRAM types and different interleave options
KR920015374A (ko) 반도체 기억장치
US6799243B1 (en) Method and apparatus for detecting a match in an intra-row configurable cam system
US6813680B1 (en) Method and apparatus for loading comparand data into a content addressable memory system
KR100205351B1 (ko) 반도체 기억 장치의 주소 정렬 장치
US7248491B1 (en) Circuit for and method of implementing a content addressable memory in a programmable logic device
US6801981B1 (en) Intra-row configurability of content addressable memory
US6795892B1 (en) Method and apparatus for determining a match address in an intra-row configurable cam device
US7242633B1 (en) Memory device and method of transferring data in memory device
CA1183275A (en) Byte addressable memory for variable length instructions and data
US6370636B1 (en) Accessing byte lines from dual memory blocks and aligning for variable length instruction execution
EP0315671A1 (en) Pipeline memory structure
US7057962B1 (en) Address control for efficient memory partition
US6081869A (en) Bit-field peripheral

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050322

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee