JPH07262147A - 共通メモリ保護方式 - Google Patents
共通メモリ保護方式Info
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- JPH07262147A JPH07262147A JP6047484A JP4748494A JPH07262147A JP H07262147 A JPH07262147 A JP H07262147A JP 6047484 A JP6047484 A JP 6047484A JP 4748494 A JP4748494 A JP 4748494A JP H07262147 A JPH07262147 A JP H07262147A
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- JP
- Japan
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- common
- flag
- ram
- output
- cpu
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】マルチ・プロセッサ構成をとる装置における共
通メモリを保護する方式に関し、障害となったプロセッ
サが共通メモリに異常アクセスした場合に、共通メモリ
の内容の破壊を防止することを目的とする。 【構成】複数のＣＰＵ１と共通ＲＡＭ２とを共通バス４
を介して接続してなるマルチプロセッサ構成の装置にお
いて、フラグ制御部５を設けて、共通ＲＡＭ３の補数関
係にある２つのアドレスのアクセスによってそれぞれセ
マフォ・フラグが獲得されたとき出力を発生し、メモリ
制御部６を設けて、フラグ制御部５の出力によってイネ
ーブルになって共通バス４からの任意のアドレスによる
共通ＲＡＭ２へのアクセスを可能にするように構成す
る。
通メモリを保護する方式に関し、障害となったプロセッ
サが共通メモリに異常アクセスした場合に、共通メモリ
の内容の破壊を防止することを目的とする。 【構成】複数のＣＰＵ１と共通ＲＡＭ２とを共通バス４
を介して接続してなるマルチプロセッサ構成の装置にお
いて、フラグ制御部５を設けて、共通ＲＡＭ３の補数関
係にある２つのアドレスのアクセスによってそれぞれセ
マフォ・フラグが獲得されたとき出力を発生し、メモリ
制御部６を設けて、フラグ制御部５の出力によってイネ
ーブルになって共通バス４からの任意のアドレスによる
共通ＲＡＭ２へのアクセスを可能にするように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、マルチ・プロセッサ構
成をとる装置における共通メモリを保護する方式に関
し、特に障害となったプロセッサが共通メモリに異常ア
クセスした場合に、共通メモリの内容が破壊されること
を防止するための共通メモリ保護方式に関するものであ
る。
成をとる装置における共通メモリを保護する方式に関
し、特に障害となったプロセッサが共通メモリに異常ア
クセスした場合に、共通メモリの内容が破壊されること
を防止するための共通メモリ保護方式に関するものであ
る。
【０００２】マルチ・プロセッサ構成をとる無線通信用
監視制御装置等においては、各プロセッサが共通に使用
するランダムアクセスメモリ（ＲＡＭ）を有し、各プロ
セッサ間の動作の同期をとったり、または共有データを
蓄えたりするのに使用している。共通ＲＡＭは、各プロ
セッサによって定期的にアクセスされ、その内容も書き
替えられるようになっている。
監視制御装置等においては、各プロセッサが共通に使用
するランダムアクセスメモリ（ＲＡＭ）を有し、各プロ
セッサ間の動作の同期をとったり、または共有データを
蓄えたりするのに使用している。共通ＲＡＭは、各プロ
セッサによって定期的にアクセスされ、その内容も書き
替えられるようになっている。
【０００３】このような装置において、動作中に１台の
プロセッサが障害となった場合でも、残りのプロセッサ
によって装置の動作を正常に維持することができるよう
にするためには、障害となったプロセッサが、共通ＲＡ
Ｍに異常アクセスしても、共通ＲＡＭの内容が破壊され
ないようにしておくことが必要である。
プロセッサが障害となった場合でも、残りのプロセッサ
によって装置の動作を正常に維持することができるよう
にするためには、障害となったプロセッサが、共通ＲＡ
Ｍに異常アクセスしても、共通ＲＡＭの内容が破壊され
ないようにしておくことが必要である。
【０００４】
【従来の技術】図９は、従来の、および本発明が適用さ
れる無線通信用監視制御装置の構成を示したものであっ
て、１は複数のプロセッサ（ＣＰＵ）、２は共通ＲＡ
Ｍ、３は入出力（Ｉ／Ｏ）部、４は共通バスである。
れる無線通信用監視制御装置の構成を示したものであっ
て、１は複数のプロセッサ（ＣＰＵ）、２は共通ＲＡ
Ｍ、３は入出力（Ｉ／Ｏ）部、４は共通バスである。
【０００５】各ＣＰＵ１は、共通バス４を介して、Ｉ／
Ｏ部３との間でデータの入出力等を行い、共通ＲＡＭ２
との間で、同期情報の授受を行い、または共有データの
リード／ライト等を行うように構成されている。
Ｏ部３との間でデータの入出力等を行い、共通ＲＡＭ２
との間で、同期情報の授受を行い、または共有データの
リード／ライト等を行うように構成されている。
【０００６】この際、共通ＲＡＭ２に対して、各プロセ
ッサのアクセスが同じデータ領域で競合すると、各プロ
セッサの動作に矛盾が生じるため、このようなアクセス
の競合が生じないようにする必要がある。
ッサのアクセスが同じデータ領域で競合すると、各プロ
セッサの動作に矛盾が生じるため、このようなアクセス
の競合が生じないようにする必要がある。
【０００７】従来、同一のデータ領域に対して、１台の
ＣＰＵがデータの書き替えを行っているときに、もう１
台のＣＰＵがデータの読み出しを行ったり、または２台
のＣＰＵが同時にデータの書き替えを行ったりすること
を防止するため、セマフォ・フラグを利用している。
ＣＰＵがデータの書き替えを行っているときに、もう１
台のＣＰＵがデータの読み出しを行ったり、または２台
のＣＰＵが同時にデータの書き替えを行ったりすること
を防止するため、セマフォ・フラグを利用している。
【０００８】従来のセマフォ・フラグの利用方法は、あ
る番地のリード，ビット・テストおよびライトを１つの
バス・サイクルで実行する命令である、「ＴＡＳ」，
「ＣＡＳ」等のリード・モディファイ・ライト・サイク
ル命令を使用して実行するようになっており、ハードウ
ェア的には、通常のＲＡＭによって所定の容量のメモリ
を構成している。
る番地のリード，ビット・テストおよびライトを１つの
バス・サイクルで実行する命令である、「ＴＡＳ」，
「ＣＡＳ」等のリード・モディファイ・ライト・サイク
ル命令を使用して実行するようになっており、ハードウ
ェア的には、通常のＲＡＭによって所定の容量のメモリ
を構成している。
【０００９】
【発明が解決しようとする課題】従来の共通メモリ保護
方式では、あるＣＰＵが共通ＲＡＭをアクセスしようと
したとき、アドレス・バス・バッファの一部が障害を起
こして、共通ＲＡＭに対して正しいアドレスを送出でき
ない場合でも、アクセスした場所がＲＡＭ領域である場
合には、セマフォ・フラグが獲得できるため、誤った領
域のデータを書き替えてしまう恐れがあった。
方式では、あるＣＰＵが共通ＲＡＭをアクセスしようと
したとき、アドレス・バス・バッファの一部が障害を起
こして、共通ＲＡＭに対して正しいアドレスを送出でき
ない場合でも、アクセスした場所がＲＡＭ領域である場
合には、セマフォ・フラグが獲得できるため、誤った領
域のデータを書き替えてしまう恐れがあった。
【００１０】例えば、共通ＲＡＭの領域をΔ０００００
ｈ〜ΔＦＦＦＦＦｈとした場合、なんらかの障害によっ
て、ＣＰＵのアドレス・バス・バッファのＡ１５が
“１”固定になってしまったとすると、ＣＰＵがΔ００
０００ｈ〜をアクセスしたのに、実際には、共通ＲＡＭ
のΔ０８０００ｈ〜がアクセスされることになるので、
本来、データの変更を行うべきでない領域の内容が破壊
されてしまうことになる。
ｈ〜ΔＦＦＦＦＦｈとした場合、なんらかの障害によっ
て、ＣＰＵのアドレス・バス・バッファのＡ１５が
“１”固定になってしまったとすると、ＣＰＵがΔ００
０００ｈ〜をアクセスしたのに、実際には、共通ＲＡＭ
のΔ０８０００ｈ〜がアクセスされることになるので、
本来、データの変更を行うべきでない領域の内容が破壊
されてしまうことになる。
【００１１】従ってこの場合は、他のＣＰＵが正常であ
ったとしても、共通ＲＡＭの内容が破壊されているの
で、装置として、正常動作を続けることができなくなる
という問題があった。
ったとしても、共通ＲＡＭの内容が破壊されているの
で、装置として、正常動作を続けることができなくなる
という問題があった。
【００１２】本発明は、このような従来技術の課題を解
決しようとするものであって、マルチ・プロセッサ構成
をとる装置において、障害となったＣＰＵが共通ＲＡＭ
に異常アクセスした場合に、共通ＲＡＭの内容が破壊さ
れることを防止するための共通メモリ保護方式を提供す
ることを目的としている。
決しようとするものであって、マルチ・プロセッサ構成
をとる装置において、障害となったＣＰＵが共通ＲＡＭ
に異常アクセスした場合に、共通ＲＡＭの内容が破壊さ
れることを防止するための共通メモリ保護方式を提供す
ることを目的としている。
【００１３】
【課題を解決するための手段】図１は、本発明の原理的
構成(1) を示したものである。フラグ制御部５は、アド
レス××××ｈ番地とその反転アドレスである *×××
×ｈ番地（以下、* によって反転を表す）のフラグをセ
マフォ管理制御するものとする。すなわち、共通バス４
からアドレス××××ｈ番地と、 *××××ｈ番地とが
与えられたとき、フラグ（例えばアドレスＡＡｈ）およ
び（例えばアドレス５５ｈ）を検出し、両フラグが獲得
されたことによって、メモリ制御部６をイネーブルと
し、両フラグがともに獲得されなかったとき、メモリ制
御部６をディセーブルにするように制御する。
構成(1) を示したものである。フラグ制御部５は、アド
レス××××ｈ番地とその反転アドレスである *×××
×ｈ番地（以下、* によって反転を表す）のフラグをセ
マフォ管理制御するものとする。すなわち、共通バス４
からアドレス××××ｈ番地と、 *××××ｈ番地とが
与えられたとき、フラグ（例えばアドレスＡＡｈ）およ
び（例えばアドレス５５ｈ）を検出し、両フラグが獲得
されたことによって、メモリ制御部６をイネーブルと
し、両フラグがともに獲得されなかったとき、メモリ制
御部６をディセーブルにするように制御する。
【００１４】メモリ制御部６はフラグ制御部によってイ
ネーブルにされたとき、共通バス４の任意のアドレスに
よって、共通ＲＡＭ２にアクセスできるようにする。一
方、メモリ制御部６は両フラグが正常に獲得されないと
きディセーブルになって、共通ＲＡＭ２に対してアクセ
スがあったときは、バスエラー（ＢＥＲＲ）信号によっ
てこれを共通バス４を介してＣＰＵ１に通知する。
ネーブルにされたとき、共通バス４の任意のアドレスに
よって、共通ＲＡＭ２にアクセスできるようにする。一
方、メモリ制御部６は両フラグが正常に獲得されないと
きディセーブルになって、共通ＲＡＭ２に対してアクセ
スがあったときは、バスエラー（ＢＥＲＲ）信号によっ
てこれを共通バス４を介してＣＰＵ１に通知する。
【００１５】さらにこの際、各ＣＰＵは、セマフォ・フ
ラグ獲得の有無を判断するために両フラグを読みだす
が、このとき読みだされる値が特定の値、例えば×１０
１０１０１ｂおよび×０１０１０１０ｂ（×はセマフォ
・フラグ値）になるようにセットしておく。ＣＰＵは、
読みだされた値がこれらの値になっていることをみて、
ＣＰＵのデータ・バッファの正常性を判定する。
ラグ獲得の有無を判断するために両フラグを読みだす
が、このとき読みだされる値が特定の値、例えば×１０
１０１０１ｂおよび×０１０１０１０ｂ（×はセマフォ
・フラグ値）になるようにセットしておく。ＣＰＵは、
読みだされた値がこれらの値になっていることをみて、
ＣＰＵのデータ・バッファの正常性を判定する。
【００１６】図２は、本発明の原理的構成(2) を示した
ものである。ＣＰＵ１を搭載するＣＰＵボードにアライ
メント変更部８1 を設けて、ＣＰＵボードにおける、Ｃ
ＰＵ１とバス１０を接続するバッファ９1 のオン／オフ
を制御し、共通ＲＡＭを搭載する共通ＲＡＭボード、ま
たはＩ／Ｏ部を搭載するＩ／Ｏボードにアライメント変
更部８2 を設けて、Ｉ／Ｏボードにおける、共通ＲＡＭ
またはＩ／Ｏ部とバス１０を接続するバッファ９2 のオ
ン／オフを制御する。
ものである。ＣＰＵ１を搭載するＣＰＵボードにアライ
メント変更部８1 を設けて、ＣＰＵボードにおける、Ｃ
ＰＵ１とバス１０を接続するバッファ９1 のオン／オフ
を制御し、共通ＲＡＭを搭載する共通ＲＡＭボード、ま
たはＩ／Ｏ部を搭載するＩ／Ｏボードにアライメント変
更部８2 を設けて、Ｉ／Ｏボードにおける、共通ＲＡＭ
またはＩ／Ｏ部とバス１０を接続するバッファ９2 のオ
ン／オフを制御する。
【００１７】ＣＰＵ１は、バスに障害が発生したとき、
アライメント変更部８1 を制御し、これによってアライ
メント変更部８1,８2 がバッファ９1,９2 を制御するこ
とによって、障害を起こしたバスを切り離す。
アライメント変更部８1 を制御し、これによってアライ
メント変更部８1,８2 がバッファ９1,９2 を制御するこ
とによって、障害を起こしたバスを切り離す。
【００１８】本発明においては、このような原理を実現
するため、次のような構成をとる。 (1) 本発明は、複数のＣＰＵと共通ＲＡＭとを共通バス
を介して接続してなるマルチプロセッサ構成の装置にお
いて、共通ＲＡＭの補数関係にある２つのアドレスのア
クセスによってそれぞれセマフォ・フラグが獲得された
とき出力を発生するフラグ制御部と、フラグ制御部の出
力によってイネーブルになって、共通バスからの任意の
アドレスによる、共通ＲＡＭへのアクセスを可能にする
メモリ制御部とを設けてなるものである。
するため、次のような構成をとる。 (1) 本発明は、複数のＣＰＵと共通ＲＡＭとを共通バス
を介して接続してなるマルチプロセッサ構成の装置にお
いて、共通ＲＡＭの補数関係にある２つのアドレスのア
クセスによってそれぞれセマフォ・フラグが獲得された
とき出力を発生するフラグ制御部と、フラグ制御部の出
力によってイネーブルになって、共通バスからの任意の
アドレスによる、共通ＲＡＭへのアクセスを可能にする
メモリ制御部とを設けてなるものである。
【００１９】(2) (1) の場合に、フラグ制御部として、
補数関係にある２つのアドレスをデコードしてそれぞれ
セマフォ・フラグの出力を発生する第１のデコーダを設
けるとともに、メモリ制御部として、この２つのセマフ
ォ・フラグの出力によって、共通ＲＡＭの動作を可能に
する出力を発生する第２のデコーダを設けたものであ
る。
補数関係にある２つのアドレスをデコードしてそれぞれ
セマフォ・フラグの出力を発生する第１のデコーダを設
けるとともに、メモリ制御部として、この２つのセマフ
ォ・フラグの出力によって、共通ＲＡＭの動作を可能に
する出力を発生する第２のデコーダを設けたものであ
る。
【００２０】(3) (1) の場合に、共通ＲＡＭを複数のテ
ーブルに分割して、それぞれのテーブルごとに、補数関
係にある２つのアドレスのアクセスによって獲得される
２つのセマフォ・フラグを設けるとともに、フラグ制御
部として、補数関係にある２つのアドレスをデコードし
てそれぞれセマフォ・フラグの出力を発生する第１のデ
コーダと、両セマフォ・フラグの獲得時、テーブルのセ
グメントアドレスに対応するアドレスと、その反転アド
レスとによってそれぞれアクセスされたとき出力を発生
する２つのフラグＲＡＭとを設けるとともに、メモリ制
御部として、この２つのフラグＲＡＭの出力によって共
通ＲＡＭの動作を可能にする出力を発生する第２のデコ
ーダを設けたものである。
ーブルに分割して、それぞれのテーブルごとに、補数関
係にある２つのアドレスのアクセスによって獲得される
２つのセマフォ・フラグを設けるとともに、フラグ制御
部として、補数関係にある２つのアドレスをデコードし
てそれぞれセマフォ・フラグの出力を発生する第１のデ
コーダと、両セマフォ・フラグの獲得時、テーブルのセ
グメントアドレスに対応するアドレスと、その反転アド
レスとによってそれぞれアクセスされたとき出力を発生
する２つのフラグＲＡＭとを設けるとともに、メモリ制
御部として、この２つのフラグＲＡＭの出力によって共
通ＲＡＭの動作を可能にする出力を発生する第２のデコ
ーダを設けたものである。
【００２１】(4) (1) の場合に、２つのセマフォ・フラ
グが正常に獲得されないとき、ＣＰＵの共通ＲＡＭへの
アクセスによってエラーの発生を示す信号を出力するデ
コーダを設け、ＣＰＵがこの信号の発生によって例外処
理を起動して自己ホルトの処理をとれるようにしたもの
である。
グが正常に獲得されないとき、ＣＰＵの共通ＲＡＭへの
アクセスによってエラーの発生を示す信号を出力するデ
コーダを設け、ＣＰＵがこの信号の発生によって例外処
理を起動して自己ホルトの処理をとれるようにしたもの
である。
【００２２】(5) (1) の場合に、２つのセマフォ・フラ
グが正常に獲得されたとき、この２つのセマフォ・フラ
グにそれぞれ補数関係にある特定のデータを付加して出
力し、ＣＰＵがこのデータの正常性によってデータ・バ
スの正常性を認識したとき、共通ＲＡＭへのアクセスを
行うようにしたものである。
グが正常に獲得されたとき、この２つのセマフォ・フラ
グにそれぞれ補数関係にある特定のデータを付加して出
力し、ＣＰＵがこのデータの正常性によってデータ・バ
スの正常性を認識したとき、共通ＲＡＭへのアクセスを
行うようにしたものである。
【００２３】(6) (5) の場合に、ＣＰＵと共通ＲＡＭま
たは入出力部にそれぞれバスのアライメントを変更する
アライメント変更部を設け、データ・バスの異常時、Ｃ
ＰＵと共通ＲＡＭまたは入出力部との間のバスのアライ
メントを変更するようにしたものである。
たは入出力部にそれぞれバスのアライメントを変更する
アライメント変更部を設け、データ・バスの異常時、Ｃ
ＰＵと共通ＲＡＭまたは入出力部との間のバスのアライ
メントを変更するようにしたものである。
【００２４】
【作用】本発明においては、ＣＰＵが共通バスを介して
共通ＲＡＭをアクセスする際に、ＣＰＵ間のアクセスの
競合を回避するために、フラグ制御部５が、アドレス×
×××ｈ番地およびその反転アドレスである、 *×××
×ｈ番地のセマフォ・フラグの獲得動作を行う。そし
て、両フラグとも獲得できたとき、メモリ制御部６によ
り、共通ＲＡＭへのアクセスを可能にする。この場合、
両フラグとも、リード・セット制御されているものとす
る。すなわち、セマフォ・フラグ獲得時には“０”が読
みだされ、この読み出し操作により、フラグには“１”
がセットされる。
共通ＲＡＭをアクセスする際に、ＣＰＵ間のアクセスの
競合を回避するために、フラグ制御部５が、アドレス×
×××ｈ番地およびその反転アドレスである、 *×××
×ｈ番地のセマフォ・フラグの獲得動作を行う。そし
て、両フラグとも獲得できたとき、メモリ制御部６によ
り、共通ＲＡＭへのアクセスを可能にする。この場合、
両フラグとも、リード・セット制御されているものとす
る。すなわち、セマフォ・フラグ獲得時には“０”が読
みだされ、この読み出し操作により、フラグには“１”
がセットされる。
【００２５】また、メモリ制御部６は、これら両フラグ
がセットされているときのみ、イネーブルとなり、フラ
グが一方、または両方ともセットされていないときは、
ディセーブルとなる。
がセットされているときのみ、イネーブルとなり、フラ
グが一方、または両方ともセットされていないときは、
ディセーブルとなる。
【００２６】従って、ＣＰＵボードのアドレス・バス・
バッファに障害が発生し、アドレス・ビットのどれかが
固定になってしまった場合は、セマフォ・フラグが両方
とも正常に“１”がセットされることはない。そして、
この状態で、ＣＰＵが共通ＲＡＭにアクセスしようとし
ても、メモリ制御部６はディセーブルになっているた
め、アクセスすることができず、従って共通ＲＡＭの内
容が破壊されることはない。
バッファに障害が発生し、アドレス・ビットのどれかが
固定になってしまった場合は、セマフォ・フラグが両方
とも正常に“１”がセットされることはない。そして、
この状態で、ＣＰＵが共通ＲＡＭにアクセスしようとし
ても、メモリ制御部６はディセーブルになっているた
め、アクセスすることができず、従って共通ＲＡＭの内
容が破壊されることはない。
【００２７】また、このとき、バスエラー信号をＣＰＵ
に送出し、異常発生をＣＰＵに認識させることによっ
て、ＣＰＵが異常発生時の処置をとることができるよう
になる。
に送出し、異常発生をＣＰＵに認識させることによっ
て、ＣＰＵが異常発生時の処置をとることができるよう
になる。
【００２８】さらに、各セマフォ・フラグの獲得および
その確認を行うと、各フラグ値は正常時、例えば、０１
０１０１０１ｂ→１１０１０１０１ｂ、００１０１０１
０ｂ→１０１０１０１０ｂのように読める。一方、デー
タ・バス・バッファの障害等によって、データ・ビット
のいずれかが固定値になってしまった場合には、このよ
うにならないので、ＣＰＵは障害を認識して、障害発生
時の処置をとることができる。
その確認を行うと、各フラグ値は正常時、例えば、０１
０１０１０１ｂ→１１０１０１０１ｂ、００１０１０１
０ｂ→１０１０１０１０ｂのように読める。一方、デー
タ・バス・バッファの障害等によって、データ・ビット
のいずれかが固定値になってしまった場合には、このよ
うにならないので、ＣＰＵは障害を認識して、障害発生
時の処置をとることができる。
【００２９】さらに障害発生時の処置の一つとして、ア
ライメント変更部８1,８2 に対して、アライメント情報
をセットすることによって、障害を発生したバスを切り
離すことができるので、これによって、以後は、正常動
作を継続することができる。
ライメント変更部８1,８2 に対して、アライメント情報
をセットすることによって、障害を発生したバスを切り
離すことができるので、これによって、以後は、正常動
作を継続することができる。
【００３０】
【実施例】図３は、本発明の実施例(1) を示したもので
あって、図１におけると同じものを同じ番号で示し、１
１，１２はデコーダ、１３，１４はフリップフロップ、
１５はアンドゲート、１６はオアゲート、１７，１８は
バッファである。
あって、図１におけると同じものを同じ番号で示し、１
１，１２はデコーダ、１３，１４はフリップフロップ、
１５はアンドゲート、１６はオアゲート、１７，１８は
バッファである。
【００３１】デコーダ１１は、共通バス４を経てアドレ
スΔ０００００ｈをアクセスしたとき、チップセレクト
信号 *ＣＳ１を送出し、ΔＦＦＦＦＦｈをアクセスした
とき、チップセレクト信号 *ＣＳ２を送出する。正常時
であって、バッファ１７を介して表示されているフラグ
が“００”のとき、ＣＰＵが共通ＲＡＭ２のセマフォ・
フラグを獲得するためにΔ０００００ｈを読みだすと、
デコーダ１１から出力される *ＣＳ１が“０”となり、
この読み出しサイクルの終了時点で、フリップフロップ
１３に“１”がセットされて、セマフォ・フラグが獲得
された状態となる。ΔＦＦＦＦＦｈを読みだしたとき
も、同様にして、セマフォ・フラグを獲得できる。
スΔ０００００ｈをアクセスしたとき、チップセレクト
信号 *ＣＳ１を送出し、ΔＦＦＦＦＦｈをアクセスした
とき、チップセレクト信号 *ＣＳ２を送出する。正常時
であって、バッファ１７を介して表示されているフラグ
が“００”のとき、ＣＰＵが共通ＲＡＭ２のセマフォ・
フラグを獲得するためにΔ０００００ｈを読みだすと、
デコーダ１１から出力される *ＣＳ１が“０”となり、
この読み出しサイクルの終了時点で、フリップフロップ
１３に“１”がセットされて、セマフォ・フラグが獲得
された状態となる。ΔＦＦＦＦＦｈを読みだしたとき
も、同様にして、セマフォ・フラグを獲得できる。
【００３２】両フラグを獲得できると、オアゲート１６
を経てデコーダ１２に入力されるイネーブル（ *ＥＮ）
信号が“０”になり、デコーダ１２がイネーブルになっ
て、共通ＲＡＭ２を構成する各メモリ素子に対して、チ
ップセレクト信号 *ＲＣＳ１， *ＲＣＳ２，…が送出さ
れるので、共通ＲＡＭ２のアクセスが可能となる。
を経てデコーダ１２に入力されるイネーブル（ *ＥＮ）
信号が“０”になり、デコーダ１２がイネーブルになっ
て、共通ＲＡＭ２を構成する各メモリ素子に対して、チ
ップセレクト信号 *ＲＣＳ１， *ＲＣＳ２，…が送出さ
れるので、共通ＲＡＭ２のアクセスが可能となる。
【００３３】なお、デコーダ１１から読みだされた値が
“１”のときは、セマフォ・フラグが獲得できなかった
ので、ＣＰＵは共通ＲＡＭ２へのアクセスをウエイトす
るようにする。
“１”のときは、セマフォ・フラグが獲得できなかった
ので、ＣＰＵは共通ＲＡＭ２へのアクセスをウエイトす
るようにする。
【００３４】もしも、アドレス・バス・バッファのいず
れかのビットに障害が発生したときは、どちらかのフラ
グが獲得できないので、デコーダ１２に入力されるイネ
ーブル信号が“１”のままとなり、共通ＲＡＭ２に対す
るチップセレクト信号が送出されないので、共通ＲＡＭ
２へのアクセスはできない。
れかのビットに障害が発生したときは、どちらかのフラ
グが獲得できないので、デコーダ１２に入力されるイネ
ーブル信号が“１”のままとなり、共通ＲＡＭ２に対す
るチップセレクト信号が送出されないので、共通ＲＡＭ
２へのアクセスはできない。
【００３５】共通ＲＡＭ２の使用が終了したとき、ＣＰ
Ｕから特定のアドレスが出力されることによって、デコ
ーダ１１からチップセレクト信号 *ＣＳ３が出力されて
ゲート１８がオンになり、共通バス４を介するＣＰＵか
らの信号によって、フリップフロップ１３，１４はリセ
ットされて、フラグが“００”になる。
Ｕから特定のアドレスが出力されることによって、デコ
ーダ１１からチップセレクト信号 *ＣＳ３が出力されて
ゲート１８がオンになり、共通バス４を介するＣＰＵか
らの信号によって、フリップフロップ１３，１４はリセ
ットされて、フラグが“００”になる。
【００３６】図４は、本発明の実施例(2) を示したもの
であって、図３におけると同じものを同じ番号で示し、
２１，２２はバッファ、２３は反転バッファ、２４は双
方向バッファ、２５はリードオンリーメモリ（ＲＯ
Ｍ）、２６，２７はフラグを格納するフラグＲＡＭ、２
８はナンドゲートである。
であって、図３におけると同じものを同じ番号で示し、
２１，２２はバッファ、２３は反転バッファ、２４は双
方向バッファ、２５はリードオンリーメモリ（ＲＯ
Ｍ）、２６，２７はフラグを格納するフラグＲＡＭ、２
８はナンドゲートである。
【００３７】図４の実施例は、共通ＲＡＭ２をいくつか
のテーブルに分割して、各テーブルにセマフォ・フラグ
を設ける場合に有効な方法である。ここでは、アドレス
範囲が、Δ０００００ｈ〜ΔＦＦＦＦＦｈの共通ＲＡＭ
を、ＦＦｈ個のテーブルに分けて使用する場合を例にと
って説明する。図５は、テーブルとセマフォ・フラグの
アドレス関係を示したものである。
のテーブルに分割して、各テーブルにセマフォ・フラグ
を設ける場合に有効な方法である。ここでは、アドレス
範囲が、Δ０００００ｈ〜ΔＦＦＦＦＦｈの共通ＲＡＭ
を、ＦＦｈ個のテーブルに分けて使用する場合を例にと
って説明する。図５は、テーブルとセマフォ・フラグの
アドレス関係を示したものである。
【００３８】１システムリセット後等の装置立ち上げ時
に、フラグＲＡＭ２６，２７は“０”クリアされる。共
通ＲＡＭをアクセスしようとするＣＰＵは、アクセスし
ようとするテーブルに対応するフラグを、「ＴＡＳ」等
のリード・モディファイ・ライト・サイクル命令によっ
て獲得する。すると、フラグＲＡＭ２６，２７の対応す
るビットには、“１”が書き込まれる。
に、フラグＲＡＭ２６，２７は“０”クリアされる。共
通ＲＡＭをアクセスしようとするＣＰＵは、アクセスし
ようとするテーブルに対応するフラグを、「ＴＡＳ」等
のリード・モディファイ・ライト・サイクル命令によっ
て獲得する。すると、フラグＲＡＭ２６，２７の対応す
るビットには、“１”が書き込まれる。
【００３９】ＣＰＵはフラグを獲得すると、所定のテー
ブルへのアクセスを開始するが、このとき、そのテーブ
ルのセグメントアドレスが共通バス４を介してＲＯＭ２
５に入力されることによって、そのテーブルに対応する
フラグの、フラグＲＡＭ２６におけるアドレスが出力さ
れて、フラグＲＡＭ２６に与えられる。また、フラグＲ
ＡＭ２７には、反転バッファ２３を介して、ＲＯＭ２５
の出力の反転信号が入力される。
ブルへのアクセスを開始するが、このとき、そのテーブ
ルのセグメントアドレスが共通バス４を介してＲＯＭ２
５に入力されることによって、そのテーブルに対応する
フラグの、フラグＲＡＭ２６におけるアドレスが出力さ
れて、フラグＲＡＭ２６に与えられる。また、フラグＲ
ＡＭ２７には、反転バッファ２３を介して、ＲＯＭ２５
の出力の反転信号が入力される。
【００４０】これによって、フラグＲＡＭ２６，２７の
出力ＤＯには、現在アクセスされようとしているテーブ
ルに対応するフラグ状態が出力されて、正常状態ではど
ちらも“１”となるので、デコーダ１２がイネーブルと
なって、共通ＲＡＭへのアクセスが正常に行われる。
出力ＤＯには、現在アクセスされようとしているテーブ
ルに対応するフラグ状態が出力されて、正常状態ではど
ちらも“１”となるので、デコーダ１２がイネーブルと
なって、共通ＲＡＭへのアクセスが正常に行われる。
【００４１】しかしながら、アドレス・バス・バッファ
のいずれかのビットに障害が発生した場合には、いずれ
かのフラグＲＡＭの対応するフラグアドレスに“１”が
書き込まれていないので、その出力ＤＯが“０”にな
り、従ってデコーダ１２はディセーブルのままであっ
て、ＣＰＵは共通ＲＡＭ２にアクセスすることができな
い。従って、このような場合であっても、共通ＲＡＭの
内容が破壊されることはない。
のいずれかのビットに障害が発生した場合には、いずれ
かのフラグＲＡＭの対応するフラグアドレスに“１”が
書き込まれていないので、その出力ＤＯが“０”にな
り、従ってデコーダ１２はディセーブルのままであっ
て、ＣＰＵは共通ＲＡＭ２にアクセスすることができな
い。従って、このような場合であっても、共通ＲＡＭの
内容が破壊されることはない。
【００４２】図６は、本発明の実施例(3) を示したもの
であって、３１，３２はアドレスをデコードするデコー
ダ、３３はオアゲート、３４はインバータ、３５はバッ
ファである。
であって、３１，３２はアドレスをデコードするデコー
ダ、３３はオアゲート、３４はインバータ、３５はバッ
ファである。
【００４３】図示されないフラグ制御部において、セマ
フォ・フラグの獲得を示すフラグ *Ｓ ＦＬＧ１， *Ｓ
ＦＬＧ２がともに獲得できた場合には、デコーダ３１
がイネーブルになって、共通バス４からのアドレスをデ
コードして、共通ＲＡＭ（図示されず）に対するチップ
セレクト信号 *ＲＣＳ１， *ＲＣＳ２が送出されるの
で、共通ＲＡＭに対するアクセスが可能となる。
フォ・フラグの獲得を示すフラグ *Ｓ ＦＬＧ１， *Ｓ
ＦＬＧ２がともに獲得できた場合には、デコーダ３１
がイネーブルになって、共通バス４からのアドレスをデ
コードして、共通ＲＡＭ（図示されず）に対するチップ
セレクト信号 *ＲＣＳ１， *ＲＣＳ２が送出されるの
で、共通ＲＡＭに対するアクセスが可能となる。
【００４４】しかしながら、セマフォ・フラグの獲得が
不完全であった場合には、デコーダ３１に代わってデコ
ーダ３２がイネーブルになる。このとき共通ＲＡＭへの
アクセスが行われると、デコーダ３２が動作して、共通
ＲＡＭへのアクセス不能を示すバスエラー（ＢＥＲＲ）
信号を出力する。
不完全であった場合には、デコーダ３１に代わってデコ
ーダ３２がイネーブルになる。このとき共通ＲＡＭへの
アクセスが行われると、デコーダ３２が動作して、共通
ＲＡＭへのアクセス不能を示すバスエラー（ＢＥＲＲ）
信号を出力する。
【００４５】ＣＰＵ（図示されず）は、バスエラー信号
とによって、セマフォ・フラグ獲得に異常が発生したこ
とを認識して例外処理を起動し、プロセッサホルト（停
止）等の異常時の処置を行う。
とによって、セマフォ・フラグ獲得に異常が発生したこ
とを認識して例外処理を起動し、プロセッサホルト（停
止）等の異常時の処置を行う。
【００４６】図７は、本発明の実施例(4) を示したもの
であって、図３におけると同じものを同じ番号で示し、
３７，３８はそれぞれ特定データを出力するレジスタで
ある。
であって、図３におけると同じものを同じ番号で示し、
３７，３８はそれぞれ特定データを出力するレジスタで
ある。
【００４７】図７において、セマフォ・フラグの獲得を
示すフラグ *Ｓ ＦＬＧ１， *ＳＦＬＧ２の状態を読み
だすレジスタ３７，３８は、それぞれ例えば、×１０１
０１０１ｂ，×０１０１０１０ｂを出力できるようにセ
ットされている。ここで×はセマフォ・フラグである。
示すフラグ *Ｓ ＦＬＧ１， *ＳＦＬＧ２の状態を読み
だすレジスタ３７，３８は、それぞれ例えば、×１０１
０１０１ｂ，×０１０１０１０ｂを出力できるようにセ
ットされている。ここで×はセマフォ・フラグである。
【００４８】セマフォ・フラグが獲得されたとき、チッ
プセレクト信号 *ＣＳ１， *ＣＳ２によって、レジスタ
３７，３８を読みだすことによって、フラグ *Ｓ ＦＬ
Ｇ１は、 ０１０１０１０１ｂ→１１０１０１０１ｂ のように読み出せ、フラグ *Ｓ ＦＬＧ２は、 ００１０１０１０ｂ→１０１０１０１０ｂ のように読み出せる。
プセレクト信号 *ＣＳ１， *ＣＳ２によって、レジスタ
３７，３８を読みだすことによって、フラグ *Ｓ ＦＬ
Ｇ１は、 ０１０１０１０１ｂ→１１０１０１０１ｂ のように読み出せ、フラグ *Ｓ ＦＬＧ２は、 ００１０１０１０ｂ→１０１０１０１０ｂ のように読み出せる。
【００４９】データ・バス・バッファに異常が生じてデ
ータ・バスのあるビットの値が固定されてしまった場
合、ＣＰＵは、読みだされたデータを判定することによ
って、データ・バスの異常を確認することができる。従
ってＣＰＵは、異常時の処理を行い、共通ＲＡＭにアク
セスしたことによって、共通ＲＡＭ内のデータを破壊し
てしまう事態が生じることを防止できる。
ータ・バスのあるビットの値が固定されてしまった場
合、ＣＰＵは、読みだされたデータを判定することによ
って、データ・バスの異常を確認することができる。従
ってＣＰＵは、異常時の処理を行い、共通ＲＡＭにアク
セスしたことによって、共通ＲＡＭ内のデータを破壊し
てしまう事態が生じることを防止できる。
【００５０】図８は、本発明の実施例(5) を示したもの
であって、データ・バスに異常が発見された場合、バス
のアライメントを変更して、障害部分を救済することに
よって、以後における共通ＲＡＭへの正常アクセスを回
復するようにした例を示している。
であって、データ・バスに異常が発見された場合、バス
のアライメントを変更して、障害部分を救済することに
よって、以後における共通ＲＡＭへの正常アクセスを回
復するようにした例を示している。
【００５１】ＣＰＵボードにおいて、４０は３２ビット
マイクロプロセッサ（ＣＰＵ）、４１はアライメント変
更部である。アライメント変更部４１において、４２は
障害情報を保持するアライメントレジスタ、４３は障害
情報に対応するバス・サイズを示すサイズ（ＳＩＺＥ）
信号と各バッファに対するバッファ・イネーブル信号と
を発生するＲＯＭ、４４は応答（ＡＣＫ）信号を発生す
るＡＣＫ発生部である。また、４５〜４８，Ｂ１〜Ｂ９
はバッファである。
マイクロプロセッサ（ＣＰＵ）、４１はアライメント変
更部である。アライメント変更部４１において、４２は
障害情報を保持するアライメントレジスタ、４３は障害
情報に対応するバス・サイズを示すサイズ（ＳＩＺＥ）
信号と各バッファに対するバッファ・イネーブル信号と
を発生するＲＯＭ、４４は応答（ＡＣＫ）信号を発生す
るＡＣＫ発生部である。また、４５〜４８，Ｂ１〜Ｂ９
はバッファである。
【００５２】共通ＲＡＭボードまたはＩ／Ｏボードにお
いて、５０はメモリまたは入出力部（ＭＥＭｏｒＩ／
Ｏ）、５１はアライメント変更部である。アライメント
変更部５１において、５２は各バッファに対するバッフ
ァ・イネーブル信号を発生するＲＯＭである。また、５
３，５４，Ｂ１’〜Ｂ１１’は、バッファである。
いて、５０はメモリまたは入出力部（ＭＥＭｏｒＩ／
Ｏ）、５１はアライメント変更部である。アライメント
変更部５１において、５２は各バッファに対するバッフ
ァ・イネーブル信号を発生するＲＯＭである。また、５
３，５４，Ｂ１’〜Ｂ１１’は、バッファである。
【００５３】いま、データ線Ｄ２４〜Ｄ３１，Ｄ８〜Ｄ
１５に同時障害が発生したとＣＰＵ側で認識した場合、
ＣＰＵ４０は、アライメントレジスタ４２にその障害情
報をセットする。これによってＲＯＭ４３からＡＣＫ発
生部４４に対して、システム・バスのポート・サイズを
１バイトとするサイズ信号が出力される。これによって
ＡＣＫ発生部４４は、このサイズ信号を受けたことを通
知する信号ＡＣＫ０，１をＣＰＵ４０に送出する。ま
た、共通ＲＡＭまたはＩ／Ｏ部側でも、アライメントレ
ジスタ４２から同じ障害情報を受ける。
１５に同時障害が発生したとＣＰＵ側で認識した場合、
ＣＰＵ４０は、アライメントレジスタ４２にその障害情
報をセットする。これによってＲＯＭ４３からＡＣＫ発
生部４４に対して、システム・バスのポート・サイズを
１バイトとするサイズ信号が出力される。これによって
ＡＣＫ発生部４４は、このサイズ信号を受けたことを通
知する信号ＡＣＫ０，１をＣＰＵ４０に送出する。ま
た、共通ＲＡＭまたはＩ／Ｏ部側でも、アライメントレ
ジスタ４２から同じ障害情報を受ける。
【００５４】そしてＣＰＵボードにおいてＲＯＭ４３か
ら、バッファＢ１＝ＯＦＦ，バッファＢ２＝ＯＦＦ，バ
ッファＢ３＝ＯＮ，バッファＢ４＝ＯＮ，バッファＢ５
＝ＯＦＦ，バッファＢ６＝ＯＦＦ，バッファＢ７＝ＯＦ
Ｆ，バッファＢ８＝ＯＦＦ，バッファＢ９＝ＯＮになる
ように、バッファ・イネーブル信号を出力することによ
って、データ線Ｄ２４〜Ｄ３１，Ｄ８〜Ｄ１５の代わり
に、データ線Ｄ０〜Ｄ７が割り当てられるようになる。
ら、バッファＢ１＝ＯＦＦ，バッファＢ２＝ＯＦＦ，バ
ッファＢ３＝ＯＮ，バッファＢ４＝ＯＮ，バッファＢ５
＝ＯＦＦ，バッファＢ６＝ＯＦＦ，バッファＢ７＝ＯＦ
Ｆ，バッファＢ８＝ＯＦＦ，バッファＢ９＝ＯＮになる
ように、バッファ・イネーブル信号を出力することによ
って、データ線Ｄ２４〜Ｄ３１，Ｄ８〜Ｄ１５の代わり
に、データ線Ｄ０〜Ｄ７が割り当てられるようになる。
【００５５】ＣＰＵ４０は、制御信号（ＣＯＮＴ）によ
って、ポート・サイズが１バイトになったことを示すア
クセスサイズ信号および信号Ａ０，Ａ１をＩ／Ｏボード
のＲＯＭ５２に通知し、これによってＲＯＭ５２は、メ
モリまたは入出力部５０の３２ビットのポートのどのポ
ートに、データ線ＤＯ〜Ｄ７を接続するかを制御する、
バッファ・イネーブル信号を出力する。
って、ポート・サイズが１バイトになったことを示すア
クセスサイズ信号および信号Ａ０，Ａ１をＩ／Ｏボード
のＲＯＭ５２に通知し、これによってＲＯＭ５２は、メ
モリまたは入出力部５０の３２ビットのポートのどのポ
ートに、データ線ＤＯ〜Ｄ７を接続するかを制御する、
バッファ・イネーブル信号を出力する。
【００５６】例えば、バイト・アクセスされて信号Ａ０
＝０，Ａ１＝０の場合は、データ線Ｄ２４〜Ｄ３１に接
続すべきなので、ＲＯＭ５２からのバッファ・イネーブ
ル信号によって、バッファＢ１’＝ＯＮ，バッファＢ
２’＝ＯＦＦ，バッファＢ３’＝ＯＦＦ，バッファＢ
４’＝ＯＦＦ，バッファＢ５’＝ＯＮ，バッファＢ６’
＝ＯＮ，バッファＢ７’＝ＯＦＦ，バッファＢ８’＝Ｏ
ＦＦ，バッファＢ９’＝ＯＦＦ，バッファＢ１０’＝Ｏ
ＦＦ，バッファＢ１１’＝ＯＮとする。
＝０，Ａ１＝０の場合は、データ線Ｄ２４〜Ｄ３１に接
続すべきなので、ＲＯＭ５２からのバッファ・イネーブ
ル信号によって、バッファＢ１’＝ＯＮ，バッファＢ
２’＝ＯＦＦ，バッファＢ３’＝ＯＦＦ，バッファＢ
４’＝ＯＦＦ，バッファＢ５’＝ＯＮ，バッファＢ６’
＝ＯＮ，バッファＢ７’＝ＯＦＦ，バッファＢ８’＝Ｏ
ＦＦ，バッファＢ９’＝ＯＦＦ，バッファＢ１０’＝Ｏ
ＦＦ，バッファＢ１１’＝ＯＮとする。
【００５７】信号Ａ０＝１，Ａ１＝０の場合は、データ
線Ｄ１６〜Ｄ２３に接続すべきなので、ＲＯＭ５２から
のバッファ・イネーブル信号によって、バッファＢ１’
＝ＯＦＦ，バッファＢ２’＝ＯＮ，バッファＢ３’＝Ｏ
ＦＦ，バッファＢ４’＝ＯＦＦ，バッファＢ５’＝ＯＦ
Ｆ，バッファＢ６’＝ＯＦＦ，バッファＢ７’＝ＯＮ，
バッファＢ８’＝ＯＦＦ，バッファＢ９’＝ＯＦＦ，バ
ッファＢ１０’＝ＯＦＦ，バッファＢ１１’＝ＯＮとす
る。
線Ｄ１６〜Ｄ２３に接続すべきなので、ＲＯＭ５２から
のバッファ・イネーブル信号によって、バッファＢ１’
＝ＯＦＦ，バッファＢ２’＝ＯＮ，バッファＢ３’＝Ｏ
ＦＦ，バッファＢ４’＝ＯＦＦ，バッファＢ５’＝ＯＦ
Ｆ，バッファＢ６’＝ＯＦＦ，バッファＢ７’＝ＯＮ，
バッファＢ８’＝ＯＦＦ，バッファＢ９’＝ＯＦＦ，バ
ッファＢ１０’＝ＯＦＦ，バッファＢ１１’＝ＯＮとす
る。
【００５８】信号Ａ０＝０，Ａ１＝１の場合は、データ
線Ｄ８〜Ｄ１５に接続すべきなので、ＲＯＭ５２からの
バッファ・イネーブル信号によって、バッファＢ１’＝
ＯＦＦ，バッファＢ２’＝ＯＦＦ，バッファＢ３’＝Ｏ
Ｎ，バッファＢ４’＝ＯＦＦ，バッファＢ５’＝ＯＦ
Ｆ，バッファＢ６’＝ＯＮ，バッファＢ７’＝ＯＦＦ，
バッファＢ８’＝ＯＦＦ，バッファＢ９’＝ＯＦＦ，バ
ッファＢ１０’＝ＯＦＦ，バッファＢ１１’＝ＯＮとす
る
線Ｄ８〜Ｄ１５に接続すべきなので、ＲＯＭ５２からの
バッファ・イネーブル信号によって、バッファＢ１’＝
ＯＦＦ，バッファＢ２’＝ＯＦＦ，バッファＢ３’＝Ｏ
Ｎ，バッファＢ４’＝ＯＦＦ，バッファＢ５’＝ＯＦ
Ｆ，バッファＢ６’＝ＯＮ，バッファＢ７’＝ＯＦＦ，
バッファＢ８’＝ＯＦＦ，バッファＢ９’＝ＯＦＦ，バ
ッファＢ１０’＝ＯＦＦ，バッファＢ１１’＝ＯＮとす
る
【００５９】信号Ａ０＝１，Ａ１＝１の場合は、データ
線Ｄ０〜Ｄ７に接続すべきなので、ＲＯＭ５２からのバ
ッファ・イネーブル信号によって、バッファＢ１’＝Ｏ
ＦＦ，バッファＢ２’＝ＯＦＦ，バッファＢ３’＝ＯＦ
Ｆ，バッファＢ４’＝ＯＮ，バッファＢ５’＝ＯＦＦ，
バッファＢ６’＝ＯＦＦ，バッファＢ７’＝ＯＦＦ，バ
ッファＢ８’＝ＯＦＦ，バッファＢ９’＝ＯＦＦ，バッ
ファＢ１０’＝ＯＦＦ，バッファＢ１１’＝ＯＮとす
る。
線Ｄ０〜Ｄ７に接続すべきなので、ＲＯＭ５２からのバ
ッファ・イネーブル信号によって、バッファＢ１’＝Ｏ
ＦＦ，バッファＢ２’＝ＯＦＦ，バッファＢ３’＝ＯＦ
Ｆ，バッファＢ４’＝ＯＮ，バッファＢ５’＝ＯＦＦ，
バッファＢ６’＝ＯＦＦ，バッファＢ７’＝ＯＦＦ，バ
ッファＢ８’＝ＯＦＦ，バッファＢ９’＝ＯＦＦ，バッ
ファＢ１０’＝ＯＦＦ，バッファＢ１１’＝ＯＮとす
る。
【００６０】なおここで、ロングワード（ＬＯＮＧ Ｗ
ＯＲＤ）アクセスまたはワード（ＷＯＲＤ）アクセスさ
れた場合は、それぞれバイト・アクセス４回または２回
にバス・サイジングされる。
ＯＲＤ）アクセスまたはワード（ＷＯＲＤ）アクセスさ
れた場合は、それぞれバイト・アクセス４回または２回
にバス・サイジングされる。
【００６１】このようにして、障害が発生したバスを切
離し、バス・アライメントを変更することによって、デ
ータバスの障害が、装置の運転に支障を及ぼさないよう
にすることができる。
離し、バス・アライメントを変更することによって、デ
ータバスの障害が、装置の運転に支障を及ぼさないよう
にすることができる。
【００６２】
【発明の効果】以上説明したように本発明によれば、共
通ＲＡＭを備えた、マルチ・プロセッサ構成をとる装置
において、なんらかの障害によって、ＣＰＵボードのア
ドレス・バス・バッファの一部が障害を起こして、正し
いアドレスを共通ＲＡＭに送出することができなくなっ
た場合には、セマフォ・フラグによって、共通ＲＡＭの
アクセスを制御するので、共通ＲＡＭのアクセスによっ
て、誤って共通ＲＡＭの内容を破壊してしまうことを防
止できる。従って、この場合に残りの正常なＣＰＵボー
ドによって、装置の正常動作を継続することが可能とな
る。
通ＲＡＭを備えた、マルチ・プロセッサ構成をとる装置
において、なんらかの障害によって、ＣＰＵボードのア
ドレス・バス・バッファの一部が障害を起こして、正し
いアドレスを共通ＲＡＭに送出することができなくなっ
た場合には、セマフォ・フラグによって、共通ＲＡＭの
アクセスを制御するので、共通ＲＡＭのアクセスによっ
て、誤って共通ＲＡＭの内容を破壊してしまうことを防
止できる。従って、この場合に残りの正常なＣＰＵボー
ドによって、装置の正常動作を継続することが可能とな
る。
【００６３】さらに、共通ＲＡＭを複数のテーブルに分
割する場合にも、各テーブルごとにセマフォ・フラグを
設けることによって、同様に、テーブルごとに共通ＲＡ
Ｍの内容の破壊を防止することができる。
割する場合にも、各テーブルごとにセマフォ・フラグを
設けることによって、同様に、テーブルごとに共通ＲＡ
Ｍの内容の破壊を防止することができる。
【００６４】また、セマフォ・フラグによってアドレス
の異常を検出したとき、信号を送出してＣＰＵに異常発
生を認識させることによって、ＣＰＵが異常発生時の処
置をとることができるようになる。
の異常を検出したとき、信号を送出してＣＰＵに異常発
生を認識させることによって、ＣＰＵが異常発生時の処
置をとることができるようになる。
【００６５】さらに、各セマフォ・フラグの獲得および
その確認を行ったとき、特定のデータを読みだすことに
よって、ＣＰＵがこのデータの確認によってデータ・バ
スの障害を認識して、障害発生時の処置をとることがで
きるようになる。
その確認を行ったとき、特定のデータを読みだすことに
よって、ＣＰＵがこのデータの確認によってデータ・バ
スの障害を認識して、障害発生時の処置をとることがで
きるようになる。
【００６６】またアドレス・バス・バッファの障害時、
バスのアライメントを変更して、障害部分を救済するこ
とによって、以後における共通ＲＡＭへの正常アクセス
を回復することが可能となる。
バスのアライメントを変更して、障害部分を救済するこ
とによって、以後における共通ＲＡＭへの正常アクセス
を回復することが可能となる。
【図１】本発明の原理的構成(1) を示す図である。
【図２】本発明の原理的構成(2) を示す図である。
【図３】本発明の実施例(1) を示す図である。
【図４】本発明の実施例(2) を示す図である。
【図５】テーブルとセマフォ・フラグのアドレス関係を
示す図である。
示す図である。
【図６】本発明の実施例(3) を示す図である。
【図７】本発明の実施例(4) を示す図である。
【図８】本発明の実施例(5) を示す図である。
【図９】従来の、および本発明が適用される無線通信用
監視制御装置の構成を示す図である。
監視制御装置の構成を示す図である。
【符号の説明】 １ ＣＰＵ ２ 共通ＲＡＭ ４ 共通バス ５ フラグ制御部 ６ メモリ制御部 １１ デコーダ １２ デコーダ ２６ フラグＲＡＭ ２７ フラグＲＡＭ ３２ デコーダ ４１ アライメント変更部 ５１ アライメント変更部
Claims (6)
- 【請求項１】 複数のＣＰＵ（１）と共通ＲＡＭ（２）
とを共通バス（４）を介して接続してなるマルチプロセ
ッサ構成の装置において、 該共通ＲＡＭ（２）の補数関係にある２つのアドレスの
アクセスによってそれぞれセマフォ・フラグの出力を発
生するフラグ制御部（５）と、 該両セマフォ・フラグの出力によってイネーブルになっ
て前記共通バス（４）からの任意のアドレスによる該共
通ＲＡＭ（２）へのアクセスを可能にするメモリ制御部
（６）とを設けてなることを特徴とする共通メモリ保護
方式。 - 【請求項２】 請求項１に記載の共通メモリ保護方式に
おいて、前記フラグ制御部（５）として、補数関係にあ
る２つのアドレスをデコードしてそれぞれセマフォ・フ
ラグの出力を発生する第１のデコーダ（１１）を設ける
とともに、前記メモリ制御部（６）として、該２つのセ
マフォ・フラグの出力によって前記共通ＲＡＭ（２）の
動作を可能にする出力を発生する第２のデコーダ（１
２）を設けたことを特徴とする共通メモリ保護方式。 - 【請求項３】 請求項１に記載の共通メモリ保護方式に
おいて、前記共通ＲＡＭ（２）を複数のテーブルに分割
して、それぞれのテーブルごとに前記補数関係にある２
つのアドレスのアクセスによって獲得される２つのセマ
フォ・フラグを設けるとともに、 前記フラグ制御部（５）として、補数関係にある２つの
アドレスをデコードしてそれぞれセマフォ・フラグの出
力を発生する第１のデコーダ（１１）と、両セマフォ・
フラグの獲得時、該テーブルのセグメントアドレスに対
応するアドレスと、その反転アドレスとによってそれぞ
れアクセスされたとき出力を発生する２つのフラグＲＡ
Ｍ（２６，２７）とを設けるとともに、メモリ制御部
（６）として、該２つのフラグＲＡＭ（２６，２７）の
出力によって共通ＲＡＭ（３）の動作を可能にする出力
を発生する第２のデコーダ（１２）を設けたことを特徴
とする共通メモリ保護方式。 - 【請求項４】 請求項１に記載の共通メモリ保護方式に
おいて、前記２つのセマフォ・フラグが正常に獲得され
ないとき、ＣＰＵ（１）の共通ＲＡＭ（２）へのアクセ
スによってエラーの発生を示す信号を出力するデコーダ
（３２）を設け、該ＣＰＵ（１）が該信号の発生によっ
て例外処理を起動して自己ホルトの処理をとれるように
したことを特徴とする共通メモリ保護方式。 - 【請求項５】 請求項１に記載の共通メモリ保護方式に
おいて、前記２つのセマフォ・フラグが正常に獲得され
たとき、該２つのセマフォ・フラグにそれぞれ補数関係
にある特定のデータを付加して出力し、ＣＰＵ（１）が
該データの正常性によってデータ・バスの正常性を認識
したとき、共通ＲＡＭ（２）へのアクセスを行うように
したことを特徴とする共通メモリ保護方式。 - 【請求項６】 請求項５に記載の共通メモリ保護方式に
おいて、前記ＣＰＵ（１）と共通ＲＡＭ（２）または入
出力部（３）にそれぞれバスのアライメントを変更する
アライメント変更部（４１，５１）を設け、前記データ
・バスの異常時、ＣＰＵ（１）と共通ＲＡＭ（２）また
は入出力部（３）との間のバスのアライメントを変更す
るようにしたことを特徴とする共通ＲＡＭ保護方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6047484A JPH07262147A (ja) | 1994-03-17 | 1994-03-17 | 共通メモリ保護方式 |
| US08/322,345 US5634038A (en) | 1994-03-17 | 1994-10-13 | Common memory protection system in a multiprocessor configuration using semaphore-flags stored at complementary addresses for enabling access to the memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6047484A JPH07262147A (ja) | 1994-03-17 | 1994-03-17 | 共通メモリ保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07262147A true JPH07262147A (ja) | 1995-10-13 |
Family
ID=12776408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6047484A Withdrawn JPH07262147A (ja) | 1994-03-17 | 1994-03-17 | 共通メモリ保護方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5634038A (ja) |
| JP (1) | JPH07262147A (ja) |
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- 1994-10-13 US US08/322,345 patent/US5634038A/en not_active Expired - Fee Related
Also Published As
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|---|---|
| US5634038A (en) | 1997-05-27 |
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