JPS6391764A - パリティ・チェック機能を有するメモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はメモリのチェックに関し、更に具体的にいえば
、メモリをアクセスするのに用いられるアドレスのチェ
ックに関する。

Ｂ、従来の技術 メモリをアクセスするのに用いられるアドレスのエラー
は、メモリから正しくないデータを取出す原因になる。

通常のチェック論理はメモリそれ自体又はメモリのアド
レス線におけるエラーを検出するものではない。米国特
許第４２７１５２１号はアドレス動作及びデータの転送
・記憶動作におけるエラーを検出する技術を示している
。データ・ワードには、特定のデータ・ワードが記憶さ
れるメモリ・アドレスの関数として奇数と偶数のパリテ
ィが交互に割当てられる。パリティ・チェックはデータ
とアドレスの両方について行なわれる。この米国特許は
エラーを検出するが、エラーを訂正する手段は設けられ
ていない。

米国特許第４４０４６４７は２つのアレイに同じデータ
を記憶する技術を示している。データを読出す場合デー
タは一方のアレイから読出される。

読出し時にデータ・パリティ・エラーが検出されると、
他方のアレイがアクセスされる。この米国特許では、ア
ドレス線のチェックを行なっていない。正しくないアド
レスから取出されたデータでも正しいものとして処理さ
れる。

Ｃ４発明が解決しようとする問題点 本発明の目的はメモリをアクセスするのに用いられるア
ドレスをチェックする技術を提供することである。

他の目的はエラーが検出された場合にメモリ動作をうま
く再試行する技術を提供することである。

他の目的は冗長なデータ・コピーを設けると共に、デー
タとアドレスの両方についてパリティ・チェックを行な
う技術を提供することである。

他の目的は特定のアドレス線又はデータ・アクセス線の
障害あるいは欠陥に耐えるメモリを提供することである
。

Ｄ０問題点を解決するための手段 メモリはデータ（ワード）の第１のコピーと第２のコピ
ーを記憶するように構成される。データの異なるコピー
はそれらのアドレスの関数として異なるパリティ値をも
つように記憶される。メモリには、第１のタイプのパリ
ティを有するデータ・コピーに対応するアドレスがシー
ケンサによって与えられる。パリティ・チェック回路に
より読取りデータのパリティが検査され、パリティが正
しくなければエラー信号が発生される。エラー信号の検
出時に、アドレスは、第２のタイプのパリティを有する
データ・コピーをアドレスするように変更される。この
ときパリティ・チェック回路は、比較のため、第２のタ
イプのパリティを用いてデータの検査を行なう。

パリティ・チェック回路はエラー信号をモニタするから
、所定のデータがどちらのタイプのパリティを持つかを
判定することができる。パリティ・チェック回路はデー
タのアドレスを受取らなくても、正しくないアドレスの
データが取出されたことを判定することができる。従っ
て、パリティ・チェック回路にアドレスを与えるために
必要とされる回路の多くを除去でき、簡単な設計にでき
る。

実施例に則して少し具体的に説明すると、データ・コピ
ー相互間を区別するのに１つの選択されたアドレス・ビ
ットが用いられる。シーケンサの１つの特徴は所望のデ
ータ・アドレスから第２のタイプのパリティを発生する
ことである。このパリティは最初のアクセス試行の際は
第１のタイプのパリティで記憶されているデータの記憶
位置を選択する区別アドレス・ビットとして用いられる
。

区別アドレス・ビットはエラー信号とＥＸ−ＯＲ（排他
的ＯＲ）され、この排他的ＯＲの結果を区別アドレス・
ビットとして用いて２回目のアクセス（最初のアクセス
が失敗した後に行なわれる）を行なうことにより、第２
のタイプのパリティを有するデータ・コピーが取出され
る。

Ｅ、実施例 第１回は本発明によるメモリ・チェック・システムを示
している。不揮発性ランダム・アクセス・メモリ（Ｎ　
Ｖ　ＲＡ　Ｍ　）又は読取り専用メモリ　（ＲＯＭ）の
ようなメモリ・アレイ１２は少なくとも２つの記憶位置
にワード（任意のビット数）の形でデータを記憶してい
る。図示のように、データは最上位アドレス・ビットに
よって区別される記憶位置にワード対として記憶され、
従ってアレイ１２は論理的にも視覚的にも２つの部分に
分割される。アレイ１２には１個のワードが記憶される
。

各ワードはパリティ・ビットＰ。−Ｐｌをつけて記憶さ
れるが、但し、異なるタイプのパリティを用いて２度記
憶される。ワード対の記憶位置を区別するのに用いられ
るビットはアドレス内の任意のビットでよいが、簡単の
ため最上位ビットが選ばれている。

各ワードの一方のコピーは奇数パリティで記憶され、他
方のコピーは偶数パリティで記憶される。

ワードが各記憶位置に記憶されるときのパリティタイプ
はその記憶位置のアドレスの関数である。

ワードが取出されるハーフ・アレイ（１／２アレイ）は
アドレス・キュー１４を含むシーケンサ１３によって決
められる。アドレスの下位ビットは両方のハーフ・アレ
イ内のどこにワードが位置しているかを示す。

奇数パリティ発生ブロック１５により、アクセスされる
べきワードのアドレスの下位ビットについて奇数パリテ
ィが発生される。ブロック１５ＰＡＯはシーケンサ１３
によって発生されるアドレス・ビットの奇数パリティで
ある。アドレスの奇数パリティはワードが位置している
ハーフ・アレイを区別し、またワードが奇数タイプのパ
リティでどこに記憶されているかを示す。従って奇数パ
リティで記憶されるワードは両方のハーフ・アレイに散
らばり、偶数パリティで記憶されるワードの他方のコピ
ーも両方のハーフ・アレイに散らばり、そして夫々のワ
ードのコピ一対のアドレスは１ビツト異なるだけである
。アレイ１２の１つの用途はＩ１０装置のための装置識
別データを記憶することである。このようなデータは製
造時に７レイ１２に記憶される。このようなデータとし
ては、例えば、パーツ番号、一連番号、製造日などがあ
る。

アレイ１２のワードがアクセスされる時は、線１６のク
ロック１のパルスに応答してシーケンサ１３が線１８を
介してアレイ１２にアドレスを与える。アドレスの奇数
パリティは不変のままＥＸ−ＯＲブロック２ｏを介して
アレイ１２に与えられる。次に、読取られたワード及び
そのデータ・パリティはデータ・バス２３を介して普通
にアレイ１２からパリティ・チェック回路２２に供給さ
れる。パリティ・チェック回路２２はワードとそのパリ
ティとのＥＸ−ＯＲを取ってパリティを発生する。パリ
ティ・チェック回路２２はワード及びパリティの偶数個
の論理１に対して１を発生し、奇数個の１に対して０を
発生する。

最初のアクセス試行の期間には奇数パリティを有するワ
ードがアクセスされるから、パリティ・チェック回路２
２によるＥＸ−ＯＲは、データ及びパリティが正しくそ
してデータが正しい記憶位置から取出された時は出力線
２４にエラー信号を生じない。データが正しいこと及び
データが正しい記憶位置から取出されることの両方の条
件がパリティ・ビットによって調べられる。取出される
べきワードの記憶位置は奇数パリティを有するワードを
予期して決められるから、ワード取出しに用いられるア
ドレスをパリティ・ビットと比較する必要はない。

もしパリティ・チェック回路２２がその出力線２４に論
理１を発生すると、この論理１は第２のタロツク２８に
よってエラー・ラッチ２６に取込まれる。第２のクロッ
ク２８は第１のクロック１６がシーケンサ１３で新しい
アドレスを発生する前に発生される。エラー・ラッチ２
６は線３０を介してシーケンサ１３．ＥＸ−ＯＲブロッ
ク２０及びパリティ・チェツク回路２２ヘエラー信号を
与える。エラーのない正常な動作期間にはエラー信号線
３０は論理Ｏにあり、これらの３つの要素に何も影響を
与えない。ワード・アクセスの最初の試行の際にパリテ
ィ・チェック回路２２によってエラーが示されると、エ
ラー信号線３０は論理１になる。これにより、シーケン
サ１３は次のグロック１のパルスで再試行するように制
御される。

アドレスは再びアレイ１２へ供給されるが、今回はＥＸ
−ＯＲ２０はアドレスのパリティとエラー信号を組合せ
、結果として、偶数タイプのパリティで記憶されたワー
ドを有するハーフ・アレイを示すアドレスが発生される
。

偶数タイプのパリティで記憶されたワードは次にパリテ
ィ・チェック回路２２に供給され、パリティ・チェック
回路２２はワード、そのデータ・パリティ及び論理１で
ある線３０のエラー信号のＥＸ−ＯＲを行なう。もしす
べてがよければパリティ・チェック回路は線２４に論理
０を発生し、２回目のアクセス試行で正しいアクセスが
行なわれたことを合図する。線３０のエラー信号はクロ
ック２の次のパルスで論理Ｏに戻され、正規の動作が続
く。もしパリティ・チェック回路２２が再試行時に論理
１を発生するならば、シーケンサ１３はマシーン・チェ
ックを通知し、動作が停止する。

なお、第１回の実施例ではパリティ・チェッタ回路２２
はワード・ビット、そのデータ・パリティ・ビット及び
エラー信号のＥＸ−ＯＲを取り、１回目のアクセス試行
時（エラー信号＝論理Ｏ）にはワード・ビットとパリテ
ィ・ビットにより奇数パリティをチェックし、２回目の
アクセス試行時（エラー信号＝論理１）にはエラー信号
によって論理１を付加し、見掛は上はその全体について
奇数パリティをチェックしているが、２回目は基本的に
はワード・ビットとパリティ・ビットの偶数パリティを
チェックするものである。従って、第１図の構成の代わ
りに、ワード・ビットとパリティ・ビットよりなる読取
りデータの偶数個の論理１で０を発生する偶数パリティ
・チェック回路を付加するか、又は奇数パリティ・チェ
ック回路にインバータを組合せ、エラー信号によってゲ
ートを制御して再試行時に読取りデータの偶数個の論理
１で０を発生するように構成することもできよう。しか
し第１図のパリティ・チェック構成が簡単であり、有利
である。

第２図は簡単な８ワードのアレイを示されておす、アド
レスはＡｐ、Ａ、、八〇で、データはＤｐ。

Ｄ□、Ｄ２（ＤＰはデータパリティ）で示され、またパ
リティのタイプ（偶数又は奇数）も示されている。、４
つのワード１０１．００１．１１０．１１１は２度記憶
されている。アドレス位置Ｏｏ。

には、偶数パリティ　（パリティ・ビット二〇）でワー
ド１０１が記憶されている。ワード１０１は奇数パリテ
ィ（パリティ・ビット＝１）でアドレス位置１００にも
記憶される。アドレス位置ｏ。

１のワードは奇数パリティで記憶されると共に、対応す
るアドレス１０１に偶数パリティで記憶される。アドレ
ス位置０１０及び１１０は夫々奇数及び偶数パリティの
ワードを含む。アドレス位置０１１及び１１１は夫々偶
数及び奇数パリティのワードを含む。この概念はもっと
大きなアレイに簡単に拡張できる。

第３図はいつくかのアクセス試行を例示している。シー
ケンサ１３の最初のアドレス・キュー１４の最初のアド
レスは００である。シーケンサ１３のパリティ・チェッ
ク回路は奇数パリティを発生し、アドレス１００をつく
って、これをアレイ１２に与える。予期されるデータと
、現われたデータは１１０１で同じである。最も左側の
１はデータに含まれるパリティ・ビットである・パリテ
ィ・ビットを含むデータは奇数個の１を有し、パリティ
・チェック回路２２は０を発生するから、アクセスは成
功である。

第３図の残りのアクセス試行はメモリ及びそれらの関連
するアドレス線、データ線で生じる可能性のある問題を
例示している。第２番目のアクセス試行では、シーケン
サ１３からの上位アドレス線がＯに縮退している。シー
ケンサからアドレス１１が与えられると、アドレス１１
１が発生され、本来ならこのアドレスがアレイに供給さ
れる必要がある。しかしこの例ではアレイ１２はアドレ
ス０１１を受取ることになる。パリティ・チェック回路
２２は奇数個の１を有するデータ０１１１を予期してい
るが、実際には１１１１を受取り、線２４に論理１を発
生し、エラーを示す。従ってパリティ・チェック回路２
２はアドレス線を直接チェックしなかったが、エラーが
検出されたことになる。

第２番目のアクセス試行ではエラー信号ＬＡ３０が付勢
されて論理１になる。ＥＸ−ＯＲブロック２０はシーケ
ンサ１３によってつくられたアドレスを、１のパリティ
・ビットと１のエラー信号とのＥＸ−ＯＲによって０１
１に変える。従って偶数タイプのパリティを有するデー
タがパリティ・チェック回路２２に与えられる。ワード
及びパリティ１１１１はパリティ・チェック回路２２で
腺３０の論理１工ラー信号と組合され、奇数個の１を生
じる。パリティ・チェック回路２２は！２４に論理０を
発生し、アクセスの成功を示す。従ってアドレス・パリ
ティ線がＯに縮退していたが、アクセスが成功したこと
になる。アドレス・パリティ線が最初の試行で１に縮退
していた場合も、同様に、２回目の試行で正しいアクセ
スが行なわれる。ＥＸ−〇Ｒブロック２ｏは、任意の適
当な構成をとることができ１例えば論理１のエラー信号
が存在する時にのみ活性化されるインバータのようなも
のでよい。その主な機能は、２回目の試行の際に反対の
タイプのパリティを持つワードをアクセスするように上
位アドレス・ビット即ち区別アドレス・ビットを切換え
ることである。

第３番目のアクセス試行では、アドレス線０が０に縮退
している。アドレス１１が与えられた時はアドレス１１
１がつくられるが、アレイ１２にはアドレス１０１が与
えられ、データ１００１が読出されて再試行される。再
試行時にアドレス線のエラーは継続しており、ＥＸ−○
Ｒブロック２０により、結果としてアドレス００１がア
レイ１２に与えられてデータ０００１が取出される。こ
のデータはエラー信号と組合され、パリティ・チェック
回路２２は偶数個の１を受取るから、エラー状態がある
ことをシーケンサに通知する。

第４番目のアクセス試行はデータ・パリティ・ビット線
が１に縮退している場合である。１回目の試行では、デ
ータ・パリティ・ビットがＯでなければならないのに１
になるから、再試行が生じる。２回目の試行では、デー
タ・パリティ線が１に縮退していても、この場合は１の
パリティ・ビットが正しいから、アクセスが成功する。

もしデータ・パリティ・ビット線が０に縮退していれば
、１回目の試行で成功する。

アドレス・パリティ線以外のアドレス線が縮退している
場合はエラー状態が存在する。同様に、第５番目のアク
セス試行に示すように、データ線の縮退はエラー状態を
生じる。

第６番目のアクセス試行はアドレス１００のデータ位置
り。Ｐ・８におけるアレイ・ビット・エラーを例示して
いる。予期されるデータは１１０１であるが、データ１
００１が得られ、再試行が生じる。再試行のアドレス位
置は０００となり、正しいデータ０１０１が得られる。

すべての単一アレイ・ビット・エラーが検出可能であり
且つ補正可能である。

本発明は８ワード・アレイに関して説明したが、もっと
大きなアレイに適用できることは勿論である。本発明は
特に、安価なＲＯＭに例えば装置識別データを記憶する
ような場合に適している。安価なメモリは高価なメモリ
よりもエラーを含む確率が高く、本発明を用いることに
より安価なメモリの信頼性を非常に高めることができる
。また、プロセッサの介入なしにデータをアクセスしチ
ェックするのに用いられる簡単な回路は非常に経済的で
あり、コスト低減に有利である。

Ｆ９発明の効果 本発明によれば、簡単に且つ非常に安いハードウェア・
コストでメモリ・アレイ、データ線及びアドレス線の障
害によるデータ・エラーを検出することができ、しかも
メモリ・アレイ、上位アドレス線及び上位データ線（パ
リティ・ビット線）の障害の場合はアクセスの再試行に
よって正しくデータを取出すことができる。

【図面の簡単な説明】

第１図は本発明のメモリ構成を示すブロック図である。 第２図はアドレスと記憶データの構造を示す図である。 第３図は種々の動作モードを例示する図である。

Claims (1)

1. 【特許請求の範囲】 （イ）アドレスに依存して異なるパリティを有する２つ
   のデータ・コピーを記憶するメモリ手段と、（ロ）上記
   メモリ手段に結合され、所定の第１のパリティを有する
   データ・コピーに対応するアドレスを上記メモリ手段に
   与えるシーケンサ手段と、（ハ）上記メモリ手段の読取
   り出力に結合され、読取られたデータが上記第１のパリ
   ティを満たさない時にエラー表示を発生するパリティ・
   チェック手段と、 （ニ）上記シーケンサ手段に結合され、上記エラー表示
   に応答して、上記第１のパリティと異なるパリティを有
   するデータ・コピーの記憶位置において上記メモリ手段
   のアクセスを再試行させるためのラッチ手段と、 を有する、パリティ・チェック機能を有するメモリ・シ
   ステム。