JPS59207080A - キヤツシユ記憶制御装置 - Google Patents
キヤツシユ記憶制御装置Info
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- JPS59207080A JPS59207080A JP58081163A JP8116383A JPS59207080A JP S59207080 A JPS59207080 A JP S59207080A JP 58081163 A JP58081163 A JP 58081163A JP 8116383 A JP8116383 A JP 8116383A JP S59207080 A JPS59207080 A JP S59207080A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置におけるキャッシュ記憶制御装
置に関し、特にそのアドレスアレイに登録されているア
ドレスデータが正しくないときの処理方式に関する。
置に関し、特にそのアドレスアレイに登録されているア
ドレスデータが正しくないときの処理方式に関する。
（従来技術）
キャッシュ記憶装置は一種の高速形記憶装置であり、ア
ドレスアレイはこのキャッシュ記憶装置に記憶されてい
るデータの主記憶装置におけるアドレス情報を記憶する
ためのものである。近来。
ドレスアレイはこのキャッシュ記憶装置に記憶されてい
るデータの主記憶装置におけるアドレス情報を記憶する
ためのものである。近来。
キャッシュ記憶装置の大容量化に伴って、アドレスアレ
イの容量も大きくなってきた。キャッシュ記憶装置、あ
るいはアドレスアレイは一般的にはＲＡＭ（ランダムア
クセスメモリ）チップで構成される。そこで、記憶容量
の増大に伴ってＲＡＭチップの故障も無視できなくなっ
てきた。そのために、記憶装置の内部に記憶するデータ
には、エラーチェック、あるいはエラー訂正の目的で、
パリティビットあるいはＦＣＣ（エラーチェックと訂正
）コード等の冗長ビラトラ付加することがもはや必須の
条件となってきた。ＥＣＣコードを付加すれば装置の信
頼性と連続性とが保障されるという長所はあるが、金物
量の増加、および遅延時間の増加などと云う欠点により
アドレスアレイに対してはち″！シ適用されていなかっ
た。いっぽう、パリティチェック方式の場合には、装置
の信頼性は保障されているが、エラーを検出するだけで
あるので、動作の継続性が保障されないという欠点があ
った。
イの容量も大きくなってきた。キャッシュ記憶装置、あ
るいはアドレスアレイは一般的にはＲＡＭ（ランダムア
クセスメモリ）チップで構成される。そこで、記憶容量
の増大に伴ってＲＡＭチップの故障も無視できなくなっ
てきた。そのために、記憶装置の内部に記憶するデータ
には、エラーチェック、あるいはエラー訂正の目的で、
パリティビットあるいはＦＣＣ（エラーチェックと訂正
）コード等の冗長ビラトラ付加することがもはや必須の
条件となってきた。ＥＣＣコードを付加すれば装置の信
頼性と連続性とが保障されるという長所はあるが、金物
量の増加、および遅延時間の増加などと云う欠点により
アドレスアレイに対してはち″！シ適用されていなかっ
た。いっぽう、パリティチェック方式の場合には、装置
の信頼性は保障されているが、エラーを検出するだけで
あるので、動作の継続性が保障されないという欠点があ
った。
ここで、次にアドレスアレイにパリティチェック方式を
採用し、動作の継続性を保障する方式として、ｎセット
アドレスｘｍレベルによシ構成されたセットアンシアテ
イプキャッシュ方式におけるアドレスアレイを例として
挙げ、従来技術を説明する。アドレスアレイに要求され
るアドレスデータが存在するか否かをチェックする場合
には、ひとつの方法によれば、アドレス情報の他にハリ
ティビットも含めて比較するように構成しておき。
採用し、動作の継続性を保障する方式として、ｎセット
アドレスｘｍレベルによシ構成されたセットアンシアテ
イプキャッシュ方式におけるアドレスアレイを例として
挙げ、従来技術を説明する。アドレスアレイに要求され
るアドレスデータが存在するか否かをチェックする場合
には、ひとつの方法によれば、アドレス情報の他にハリ
ティビットも含めて比較するように構成しておき。
これによってアドレスアレイの不正データをキャッシュ
ミスセット（ギャッシュ記憶に要求データが記憶さルて
いない状態を示す。）扱いにし、主記憶装ＵＱｆアクセ
スして、アドレスアレイに不正データが存在しても動作
を止めないで継続させている。この方法はよく知られて
いるものである。
ミスセット（ギャッシュ記憶に要求データが記憶さルて
いない状態を示す。）扱いにし、主記憶装ＵＱｆアクセ
スして、アドレスアレイに不正データが存在しても動作
を止めないで継続させている。この方法はよく知られて
いるものである。
この場合、アドレスアレイの不正データが固定故障によ
るものであれば、上記方法によシネ正データをアクセス
する都度、キャッシュミスセット扱いにすれば不正動作
にはならない。しかし、間欠故障の場合には、上記のよ
うなキャッシュミスセットが生ずるため、ブロックロー
ドによシ主記憶装置からロードしてくるデータをキャッ
シュ記憶装置のどのレベルに登録するかは、それ以降の
動作を継続する上で大きな鍵となつでくる。この場合に
は、アドレスアレイが故障したために発生するキャッシ
ュミスヒツトの処理過程において、アドレスアレイの新
たなレベルにキャッシュミスヒラトラしたアドレス情報
が登録される。この後に、キャッシュミスヒツトの原因
となったレベルの故障データが正常値に復元した場合に
は、アドレス情報が２ｉレベルに登録されると云う欠点
があった。
るものであれば、上記方法によシネ正データをアクセス
する都度、キャッシュミスセット扱いにすれば不正動作
にはならない。しかし、間欠故障の場合には、上記のよ
うなキャッシュミスセットが生ずるため、ブロックロー
ドによシ主記憶装置からロードしてくるデータをキャッ
シュ記憶装置のどのレベルに登録するかは、それ以降の
動作を継続する上で大きな鍵となつでくる。この場合に
は、アドレスアレイが故障したために発生するキャッシ
ュミスヒツトの処理過程において、アドレスアレイの新
たなレベルにキャッシュミスヒラトラしたアドレス情報
が登録される。この後に、キャッシュミスヒツトの原因
となったレベルの故障データが正常値に復元した場合に
は、アドレス情報が２ｉレベルに登録されると云う欠点
があった。
（発明の目的）
本発明の目的は、キャッシュ記憶装置におけるキャッシ
ュミスヒツトを判足するだめのアドレスアレイに２いて
、エラー検出のために付加された冗長ビット金倉めたア
ドレス情報によってアドレス比較を行なう場合、あるい
はアドレスアレイによシェラ−が検出された場合には、
縦続動作性を保障すると共に、アドレスアレイにおける
アドレス情報の有効性を奴示する情報を無効化し、さら
にアドレスアレイのキャッシュミスヒツト時の新規アド
レスを登録し、レベルを決足することができるキャッシ
ュ記憶制御装置を提供することにらる。
ュミスヒツトを判足するだめのアドレスアレイに２いて
、エラー検出のために付加された冗長ビット金倉めたア
ドレス情報によってアドレス比較を行なう場合、あるい
はアドレスアレイによシェラ−が検出された場合には、
縦続動作性を保障すると共に、アドレスアレイにおける
アドレス情報の有効性を奴示する情報を無効化し、さら
にアドレスアレイのキャッシュミスヒツト時の新規アド
レスを登録し、レベルを決足することができるキャッシ
ュ記憶制御装置を提供することにらる。
（発明の構成）
本発明によるキャッシュ記憶制御装置は処理装置と主記
憶装置との間に置かれたものであυ、キャッシュ記憶装
置と、レジスタと、タグ記憶装置と、比較装置と、検出
装置と全具備して構成したものである。
憶装置との間に置かれたものであυ、キャッシュ記憶装
置と、レジスタと、タグ記憶装置と、比較装置と、検出
装置と全具備して構成したものである。
キャッシュ記憶装置は主記憶装置に含ぼれた。
成る定められたビット長のデータにより Ｐａ成された
ブロックデータの、複数の写しを記憶するだめのもので
ある。
ブロックデータの、複数の写しを記憶するだめのもので
ある。
レジスタは処理装置からのリード／ライト要求コマンド
、主記憶装置のだめのアドレスデータ。
、主記憶装置のだめのアドレスデータ。
ならびにアドレスデータに対して誤シ検出のために付加
されたアドレス冗長ビットデータなとを受取って保持す
るためのものである。
されたアドレス冗長ビットデータなとを受取って保持す
るためのものである。
タグ記憶装置は、キャッシュ記憶装置に記憶された複数
のブロックデータの主記憶装置上での対応するアドレス
データ、ならびにアドレスデータに対して誤り検出のた
めに付加されたアドレス冗長ビットデータなどを記憶す
ると共に、記憶さ扛た内容が有効か、あるいは無効かを
表示する有効性表示ビット情報を記憶するためのもので
ある。
のブロックデータの主記憶装置上での対応するアドレス
データ、ならびにアドレスデータに対して誤り検出のた
めに付加されたアドレス冗長ビットデータなどを記憶す
ると共に、記憶さ扛た内容が有効か、あるいは無効かを
表示する有効性表示ビット情報を記憶するためのもので
ある。
比較装置はレジスタに保持されたアドレスデータの一部
によシ指定され、タグ記憶装置から読出された複数の７
ドンスデークと、レジスタに保持されたタグ記憶装置の
アドレスデータに対応するアドレスデータとを比較する
ものである。一致するアドレスデータが得ら７１．アド
レスデータに対応する有効性表示ビット情報が有効状態
全表示していれば、比較装置では一致するアドレスデー
タを記憶している位置を表わす一致位置表示信号全発生
する。
によシ指定され、タグ記憶装置から読出された複数の７
ドンスデークと、レジスタに保持されたタグ記憶装置の
アドレスデータに対応するアドレスデータとを比較する
ものである。一致するアドレスデータが得ら７１．アド
レスデータに対応する有効性表示ビット情報が有効状態
全表示していれば、比較装置では一致するアドレスデー
タを記憶している位置を表わす一致位置表示信号全発生
する。
検出装置では、最初にタグ記憶装置から読出された複数
のアドレス冗長ビットデータと、冗長ビットデータに対
応してレジスタにセットされたアドレス冗長ビットデー
タと、を比較する。次に、比較装置からの一致位置表示
信号によって示でれた一致位置に対応したタグ記憶装置
のアドレス冗長ビットデータがレジスタの対応するアド
レス冗長ピントデータと一致するが否かをチェックする
。
のアドレス冗長ビットデータと、冗長ビットデータに対
応してレジスタにセットされたアドレス冗長ビットデー
タと、を比較する。次に、比較装置からの一致位置表示
信号によって示でれた一致位置に対応したタグ記憶装置
のアドレス冗長ビットデータがレジスタの対応するアド
レス冗長ピントデータと一致するが否かをチェックする
。
不一致の場合には、タグ記憶装置に記憶された複数のア
ドレスデータ、およびアドレス冗長ビットデータの内の
不正データが存在する位置を表示する不正位置表示信号
を送出するためのものである。
ドレスデータ、およびアドレス冗長ビットデータの内の
不正データが存在する位置を表示する不正位置表示信号
を送出するためのものである。
（実施例）
次に本発明について図面を参照して詳細に説明する。
第１図はキャッシュ記憶制御装置全接続したシステムの
基本的構成を示す図であシ、１は処理装置、ｉｏはキャ
ッシュ記憶制御装置、８は主記憶装置である。
基本的構成を示す図であシ、１は処理装置、ｉｏはキャ
ッシュ記憶制御装置、８は主記憶装置である。
第１図におけるキャッシュ記憶制御装置１０において、
本発明によるキャッシュ記憶制御装置１０の構成を第２
図に示す。第２図において、２はレジスタ、３はタグ記
憶装置、４は比較装置、５は検出装置、６（伏無効化処
理装置、７はキャッシュバッファ、９はブロックロード
制御装置である。
本発明によるキャッシュ記憶制御装置１０の構成を第２
図に示す。第２図において、２はレジスタ、３はタグ記
憶装置、４は比較装置、５は検出装置、６（伏無効化処
理装置、７はキャッシュバッファ、９はブロックロード
制御装置である。
本発明の実施例を示す第２図において、処理装置１から
主記１、αアドレス情報線１１と、主記憶アドレス冗長
ビット情報線１２とを介して送られてくる主記憶リード
／ライト要求時のアドレス情報ハレシスタ２にセットさ
れる。レジスタ２にセットされたアドレスデータの一部
は、セットアドレス母線１３ ｋ介し％ ”セットアド
レスｘｍレベルによシ構成されたタグ記憶装置３とキャ
ッシュバッファ７とをアクセスするのに使われる。タグ
記憶装置３から読出された複数のアドレスデータとアド
レス冗長ビット情報とは、それぞれページアドレス線１
６とページアドレス冗長ビット線１８とを介して、比較
装置４と検出装置５とにそれぞれ送出される。
主記１、αアドレス情報線１１と、主記憶アドレス冗長
ビット情報線１２とを介して送られてくる主記憶リード
／ライト要求時のアドレス情報ハレシスタ２にセットさ
れる。レジスタ２にセットされたアドレスデータの一部
は、セットアドレス母線１３ ｋ介し％ ”セットアド
レスｘｍレベルによシ構成されたタグ記憶装置３とキャ
ッシュバッファ７とをアクセスするのに使われる。タグ
記憶装置３から読出された複数のアドレスデータとアド
レス冗長ビット情報とは、それぞれページアドレス線１
６とページアドレス冗長ビット線１８とを介して、比較
装置４と検出装置５とにそれぞれ送出される。
比較装置４では、レジスタ２からページアドレス線１４
を介して送出されてくるアドレスデータの上位部と、タ
グ記憶装置３から送出されてくる複数のアドレスデータ
との比較を行う。一致するアドレスデータが存在すれば
、そのデータがタグ記憶装＠３のどのレベルに記憶され
ているかを示す一致位置表示信号１９を比較装置４にお
いて発生する。この一致位置表示信号１９をブロックロ
−ド制御装置９によシ判断し、上記比較装置４によシア
ドレス一致が検出されな、いキャッシュミスヒツト状態
の場合には、主記憶アドレス線２３を介して送られてき
た主記憶アドレスを、主記憶アドレス線２４を介して主
記憶装置８に送出する。
を介して送出されてくるアドレスデータの上位部と、タ
グ記憶装置３から送出されてくる複数のアドレスデータ
との比較を行う。一致するアドレスデータが存在すれば
、そのデータがタグ記憶装＠３のどのレベルに記憶され
ているかを示す一致位置表示信号１９を比較装置４にお
いて発生する。この一致位置表示信号１９をブロックロ
−ド制御装置９によシ判断し、上記比較装置４によシア
ドレス一致が検出されな、いキャッシュミスヒツト状態
の場合には、主記憶アドレス線２３を介して送られてき
た主記憶アドレスを、主記憶アドレス線２４を介して主
記憶装置８に送出する。
そこで、ブロックロードが起動され、ブロックロード制
御装置９の内部に含まれているＬＲＵ（Ｌｅａｓｔ Ｒ
ｅｃｅｕｔｌｙ Ｕｓｅｄ ）回路によシ、タグ記憶装
置３へのアドレス登録レベルとキャッシュバッファ７へ
のブロックロード書込ミレヘルトが指定され、書込みレ
ベル指示信号線２６を介して、それぞれアドレス登録と
ブロックロードとが＼行われる。また、上記比較装置４
によってアドレス一致が検出されたキャツシュヒツト状
態では、くるアドレス冗長ビット情報とレジスタ２から
ページアドレス冗長ビット線１５を介して送出されてく
るアドレス冗長ビット情報とが各レベル毎に比較される
。また、上記アドレス冗長ビット情報と比較装置４から
一致位置表示信号線１９を介して送られてくる一致位置
表示信号とは各レベルごとに対応して比較され、一致位
置表示信号により示されるビットレベル位置と、アドレ
ス冗長ビット情報の比較一致レベル位置とが検出装置５
によシ比較される。もし、一致するレベルが存在しなけ
れば、一致位置表示信号によシ示されたレベル位置を不
正位置表示信号線２０を介して無効化処理装置６とブロ
ックロード制御装置９とに送出する。
御装置９の内部に含まれているＬＲＵ（Ｌｅａｓｔ Ｒ
ｅｃｅｕｔｌｙ Ｕｓｅｄ ）回路によシ、タグ記憶装
置３へのアドレス登録レベルとキャッシュバッファ７へ
のブロックロード書込ミレヘルトが指定され、書込みレ
ベル指示信号線２６を介して、それぞれアドレス登録と
ブロックロードとが＼行われる。また、上記比較装置４
によってアドレス一致が検出されたキャツシュヒツト状
態では、くるアドレス冗長ビット情報とレジスタ２から
ページアドレス冗長ビット線１５を介して送出されてく
るアドレス冗長ビット情報とが各レベル毎に比較される
。また、上記アドレス冗長ビット情報と比較装置４から
一致位置表示信号線１９を介して送られてくる一致位置
表示信号とは各レベルごとに対応して比較され、一致位
置表示信号により示されるビットレベル位置と、アドレ
ス冗長ビット情報の比較一致レベル位置とが検出装置５
によシ比較される。もし、一致するレベルが存在しなけ
れば、一致位置表示信号によシ示されたレベル位置を不
正位置表示信号線２０を介して無効化処理装置６とブロ
ックロード制御装置９とに送出する。
不正位置表示信号が信号線２０上に発生した場合には、
比較装置４による比較結果に不正データがあることを示
す。この場合には、ブロックロード制御装置９は通常の
ミスヒツトの場合と同様な処理が起動される。いつほう
、無効化処理装置６から無効化指示信号が信号線２１を
介してタグ記憶装置３に送出され、レジスタ２に保持さ
れたセットアドレスと、無効化指示信号線２１により示
された無効レベル情報とにしたがって、タグ記憶装置３
の該当ブロックが無効化される。
比較装置４による比較結果に不正データがあることを示
す。この場合には、ブロックロード制御装置９は通常の
ミスヒツトの場合と同様な処理が起動される。いつほう
、無効化処理装置６から無効化指示信号が信号線２１を
介してタグ記憶装置３に送出され、レジスタ２に保持さ
れたセットアドレスと、無効化指示信号線２１により示
された無効レベル情報とにしたがって、タグ記憶装置３
の該当ブロックが無効化される。
第３図は、第２図に示したレジスタ２と、タグ記憶装置
３と、比較装置４と、検出装置５との詳細なブロック構
成を示す図である。
３と、比較装置４と、検出装置５との詳細なブロック構
成を示す図である。
第３図において、４１〜４４は第１〜第４の比較回路、
４５〜４８は第１〜第４のＡＮＤゲート回路、５１〜５
４は第５〜第８の比較回路、５５〜５Ｂは第５〜第８の
ＡＮＤゲート回路である。
４５〜４８は第１〜第４のＡＮＤゲート回路、５１〜５
４は第５〜第８の比較回路、５５〜５Ｂは第５〜第８の
ＡＮＤゲート回路である。
また、ＰｏｙＰ２はパリティビットを表わすものである
。
。
次に、第３図を用いて第１図のレジスタ２と。
タグ記憶装置３と、比較装置４と、検出装置５との具体
的実施例を説明する。ここでは、キャッシュバッファ７
ｋ（６４セツトアドレス）Ｘ（４レベル）によシ構成す
る場合について説明する。レジスタ２には２７ビツトの
アドレス電報全セットするが、このデータには９ビツト
よ構成る各ノくイトに対応して、主記憶アドレス冗長ビ
ット情報としてＰＯｐ Ｐｌ ｔ ”２で表わされるノ
くリテイビットが該当位置にセットされる。まず、レジ
スタ２にセットされたページアドレスがタグ記憶装置３
に登録されているか否かをナエツクするため、セットア
ドレス線１３を介してレジスタ２のページ内ブロックア
ドレスによシ指定されているタグ記憶装置３内のページ
アドレス情報が、信号線１６１〜１６４を介して比較装
置４の第１−第４の比較回路４１〜４４のいっぽうの入
力に対して各レベルに対応して送出される。ここで、レ
ジスタ２からのページアドレス情報がページアドレス線
１４を介して第１〜第４の比較回路４１〜４４の他方の
入力端子に加えられ、レベル単位で比較が行われる。第
１〜第４の比較回路４１〜４４の各出力と、各レベルに
対応したタグ記憶装置３からのページアドレス情報が有
効か否かを示す有効性表示ビット線１７１〜１７４上の
信号とが、第１〜第４のＡＮＤゲート回路４５〜４８に
よシＡＮＤされてＡＮＤ条件が成立する。そこで、一致
位置表示信号線１９１〜１９４上の信号のひとつが高レ
ベル状態になって検出装置５に送出される。この検出装
置５ではレジスタ２からページアドレス冗長ビット線１
５を介して送出されてくる冗長ビット情報と、タグ記憶
装置３から信号線１８１〜１８４を介して送出されてく
る冗長ビット情報とが第５〜第８の比較回路５１〜５４
により各レベルごとに比較される。比較結果の反転出力
（コンブリメント出力）は、第１〜第４のＡＮＤゲート
回路５５〜５８に送出される。第１〜第４のＡＮＤゲー
ト回路からの一致位置表示信号１９１〜１９４とレベル
ごとにＡＮＤＱ件がとられ、第１〜第４のＡＮＤゲート
回路５５〜５８の内で論理値が１になったレベルのビッ
トは、タグ記憶装置３の登録ページアドレス情報に不正
があることを示すものである。不正位置表示信号ｊは信
号線２０１〜２０４を介して節動化処理装置６に送出さ
れる。
的実施例を説明する。ここでは、キャッシュバッファ７
ｋ（６４セツトアドレス）Ｘ（４レベル）によシ構成す
る場合について説明する。レジスタ２には２７ビツトの
アドレス電報全セットするが、このデータには９ビツト
よ構成る各ノくイトに対応して、主記憶アドレス冗長ビ
ット情報としてＰＯｐ Ｐｌ ｔ ”２で表わされるノ
くリテイビットが該当位置にセットされる。まず、レジ
スタ２にセットされたページアドレスがタグ記憶装置３
に登録されているか否かをナエツクするため、セットア
ドレス線１３を介してレジスタ２のページ内ブロックア
ドレスによシ指定されているタグ記憶装置３内のページ
アドレス情報が、信号線１６１〜１６４を介して比較装
置４の第１−第４の比較回路４１〜４４のいっぽうの入
力に対して各レベルに対応して送出される。ここで、レ
ジスタ２からのページアドレス情報がページアドレス線
１４を介して第１〜第４の比較回路４１〜４４の他方の
入力端子に加えられ、レベル単位で比較が行われる。第
１〜第４の比較回路４１〜４４の各出力と、各レベルに
対応したタグ記憶装置３からのページアドレス情報が有
効か否かを示す有効性表示ビット線１７１〜１７４上の
信号とが、第１〜第４のＡＮＤゲート回路４５〜４８に
よシＡＮＤされてＡＮＤ条件が成立する。そこで、一致
位置表示信号線１９１〜１９４上の信号のひとつが高レ
ベル状態になって検出装置５に送出される。この検出装
置５ではレジスタ２からページアドレス冗長ビット線１
５を介して送出されてくる冗長ビット情報と、タグ記憶
装置３から信号線１８１〜１８４を介して送出されてく
る冗長ビット情報とが第５〜第８の比較回路５１〜５４
により各レベルごとに比較される。比較結果の反転出力
（コンブリメント出力）は、第１〜第４のＡＮＤゲート
回路５５〜５８に送出される。第１〜第４のＡＮＤゲー
ト回路からの一致位置表示信号１９１〜１９４とレベル
ごとにＡＮＤＱ件がとられ、第１〜第４のＡＮＤゲート
回路５５〜５８の内で論理値が１になったレベルのビッ
トは、タグ記憶装置３の登録ページアドレス情報に不正
があることを示すものである。不正位置表示信号ｊは信
号線２０１〜２０４を介して節動化処理装置６に送出さ
れる。
第４図は、第２図に示した無効化処理装置６のブロック
構成の実施例を示す図でを・る。第４図において、６１
はＯＲゲート回路、６２は無効化表示フリップ７０ツブ
、６３は無効化レベル表示レジスタである。
構成の実施例を示す図でを・る。第４図において、６１
はＯＲゲート回路、６２は無効化表示フリップ７０ツブ
、６３は無効化レベル表示レジスタである。
次に、第４図を用いて無効化処理装置６の；況明を行う
。検出装置５から不正位置表示信号線２０１〜２０４を
介して不正位置表示信号全受信すると、ＯＲゲート回路
６１によ勺実際に無効化すべきタグ記憶装置３のレベル
があるか否かを判断し、ＯＲ条件が成立すると、無効化
処理信号線６４を介して無効化処理信号がレジスタ２と
無効化表示フリップフロップ６２とに送出され、レジス
タ２の自答が無効化処置を完了する迄保持される。ぼた
、不正位置表示信号線２０１〜２０４上のデータは、無
効化レベル表示レジスタ６３にセットされる。次のマシ
ンサイクルで、レジスタ２と無効化レベル表示レジスタ
６３とによシ示されたタグ記憶装＃３の不正ページアド
レス情報に対応し、有効性表示ビットが無効化表示７リ
ツプフロツプ６２の出力によシフリアされる。斯くして
、タグ記憶装置３に不正ページアドレスが登録されてい
ることが検出されるごとに、該当位置の有効性表示ピッ
Ｉｆ無効化する場合には、以降もタグ記憶装置３を継続
して利用することができる。
。検出装置５から不正位置表示信号線２０１〜２０４を
介して不正位置表示信号全受信すると、ＯＲゲート回路
６１によ勺実際に無効化すべきタグ記憶装置３のレベル
があるか否かを判断し、ＯＲ条件が成立すると、無効化
処理信号線６４を介して無効化処理信号がレジスタ２と
無効化表示フリップフロップ６２とに送出され、レジス
タ２の自答が無効化処置を完了する迄保持される。ぼた
、不正位置表示信号線２０１〜２０４上のデータは、無
効化レベル表示レジスタ６３にセットされる。次のマシ
ンサイクルで、レジスタ２と無効化レベル表示レジスタ
６３とによシ示されたタグ記憶装＃３の不正ページアド
レス情報に対応し、有効性表示ビットが無効化表示７リ
ツプフロツプ６２の出力によシフリアされる。斯くして
、タグ記憶装置３に不正ページアドレスが登録されてい
ることが検出されるごとに、該当位置の有効性表示ピッ
Ｉｆ無効化する場合には、以降もタグ記憶装置３を継続
して利用することができる。
（発明の効果）
本発明には以上説明したように、アドレスアレイでのエ
ラー検出時にアドレスアレイを継続動作させること：が
可能なように構成することにより、アドレスアレイのき
めこなかな障害管理が可能になるという効果がある。
ラー検出時にアドレスアレイを継続動作させること：が
可能なように構成することにより、アドレスアレイのき
めこなかな障害管理が可能になるという効果がある。
第１図は、キャッシュ記憶制御卸装置′ｆ：接続したシ
ステムの基本的、１・４成を示す図である。 第２図は、本発明によるキャッシュ記憶制御装置の一実
施しリを示す図である。 第３図は、第２図に示したレジスタと、タグ記憶装置と
、比較装置と２．検出装置とのブロック構成の一実力ｍ
例を示す図でδる。 第４図は、第２図Ｇて示した無効化処理装置のブロック
構成の一実施例ｔ／Ｊ（す図である。 １・・・・・・処理装は ２・・・・・・レジスタ ３・・・・・・タグ６己・１意装置 ４・・・・・・比較装置 ５・・・・・・検出装置 ６・・・・・・無効化処理装置 ７・・・・・・キャッシュバッファ ８・・・・・・主記憶装置 ９・・・・・・ブロックロード１ｉｉＮ御装置１０・・
・・・・キャッシュ記憶制御装置４１〜４４．５１〜５
４・・・・・・比Ｉｉズ回路４５〜４８．５５〜５８・
・・・・・ＡＮＤゲート回路６１・・・・・・ＯＲゲー
ト回凱＋ ６２・・・・・・無効化表示フリップ７０ツブ６３・・
・・・・無効化レベル表示レジスタ１１〜２６，１６１
〜１６４，１７１〜１７４゜ｔｓｉ〜１８４，１９１〜
１９４，２０１〜２０４．２１１・・・・・・信号線 Ｐ工〜Ｐ４・・・・・・パリティピット特許出ｔＭ ｌ
＝１本電気株式会社 代理人升理士井ノロ 壽
ステムの基本的、１・４成を示す図である。 第２図は、本発明によるキャッシュ記憶制御装置の一実
施しリを示す図である。 第３図は、第２図に示したレジスタと、タグ記憶装置と
、比較装置と２．検出装置とのブロック構成の一実力ｍ
例を示す図でδる。 第４図は、第２図Ｇて示した無効化処理装置のブロック
構成の一実施例ｔ／Ｊ（す図である。 １・・・・・・処理装は ２・・・・・・レジスタ ３・・・・・・タグ６己・１意装置 ４・・・・・・比較装置 ５・・・・・・検出装置 ６・・・・・・無効化処理装置 ７・・・・・・キャッシュバッファ ８・・・・・・主記憶装置 ９・・・・・・ブロックロード１ｉｉＮ御装置１０・・
・・・・キャッシュ記憶制御装置４１〜４４．５１〜５
４・・・・・・比Ｉｉズ回路４５〜４８．５５〜５８・
・・・・・ＡＮＤゲート回路６１・・・・・・ＯＲゲー
ト回凱＋ ６２・・・・・・無効化表示フリップ７０ツブ６３・・
・・・・無効化レベル表示レジスタ１１〜２６，１６１
〜１６４，１７１〜１７４゜ｔｓｉ〜１８４，１９１〜
１９４，２０１〜２０４．２１１・・・・・・信号線 Ｐ工〜Ｐ４・・・・・・パリティピット特許出ｔＭ ｌ
＝１本電気株式会社 代理人升理士井ノロ 壽
Claims (1)
- 【特許請求の範囲】 処理装置と主記憶装置との間に置かれたキャッシュ記憶
制御装置において、 前記主記憶装置に含まれた成る定められたビット長のデ
ータによ多構成されたブロックデータの複数の写しを記
憶するだめのキャッシュ記憶装置と。 前記処理装置からのリード／ライト要求コマンド、前記
主記憶装置のだめのアドレスデータ、ならびに前記アド
レスデータに対して誤シ検出のために付加されたアドレ
ス冗長ビットデータなどを受取って保持するだめのレジ
スタと。 前記キャッシュ記憶装置に記憶された複数のブロックデ
ータの主記憶上での対応するアドレスデータ、ならびに
前記アドレスデータに対して誤シ検出のために付加され
たアドレス冗長ビットデータなどを記憶すると共に、前
記記憶された内容が有効か、あるいは無効かを表示する
有効性表示ビット情報を記憶するためのタグ記憶装置と
。 前記レジスタに保持された前記アドレスデータの一部に
よシ指定され、前記タグ記憶装置から読出された複数の
アドレスデータと前記レジスタに保持された前記タグ記
憶装置のアドレスデータに対応するアドレスデータとを
比較し、一致するアドレスデータが存在し、且つ前記ア
ドレスデータに対応する有効性表示ビット情報が有効状
態を表示していれば前記一致するアドレスデータを記憶
している位置を表わす一致位置表示信号を発生するため
の比較装置と。 前記タグ記憶装置から読出された複数のアドレス冗長ビ
ットデータと前記冗長ビットデータに対応して前記レジ
スタにセットされたアドレス冗長ビットデータとを比較
し、且つ前記比較装置からの前記一致位置表示信号によ
シ示された前記一致位置に対応した前記タグ記憶装置の
前記アドレス冗長ビットデータが前記レジスタの対応す
るアドレス冗長ビットデータと一致するか否かをチエツ
りし、不一致の場合には前記タグ記憶装置に記憶された
複数のアドレスデータ、およびアドレス冗長ビットデー
タの内の不正データが存在する位置を表示する不正位置
表示信号を送出するための検出装置とを具備して構成し
たことを特徴とするキャッシュ記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081163A JPS59207080A (ja) | 1983-05-10 | 1983-05-10 | キヤツシユ記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081163A JPS59207080A (ja) | 1983-05-10 | 1983-05-10 | キヤツシユ記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207080A true JPS59207080A (ja) | 1984-11-24 |
Family
ID=13738783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081163A Pending JPS59207080A (ja) | 1983-05-10 | 1983-05-10 | キヤツシユ記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207080A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825682A (en) * | 1996-07-16 | 1998-10-20 | Nec Corporation | Cache memory capable of using faulty tag memory |
| KR100423768B1 (ko) * | 2000-02-16 | 2004-03-24 | 닛뽄덴끼 가부시끼가이샤 | 반도체 메모리 장치 |
-
1983
- 1983-05-10 JP JP58081163A patent/JPS59207080A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825682A (en) * | 1996-07-16 | 1998-10-20 | Nec Corporation | Cache memory capable of using faulty tag memory |
| KR100423768B1 (ko) * | 2000-02-16 | 2004-03-24 | 닛뽄덴끼 가부시끼가이샤 | 반도체 메모리 장치 |
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