JPH04124747A - キャッシュメモリー - Google Patents
キャッシュメモリーInfo
- Publication number
- JPH04124747A JPH04124747A JP2245527A JP24552790A JPH04124747A JP H04124747 A JPH04124747 A JP H04124747A JP 2245527 A JP2245527 A JP 2245527A JP 24552790 A JP24552790 A JP 24552790A JP H04124747 A JPH04124747 A JP H04124747A
- Authority
- JP
- Japan
- Prior art keywords
- array
- logic
- address
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000006731 degradation reaction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリーに関する。
従来、この種のキャッシュメモリーは、読み出しデータ
のパリティエラーを検出すると、プロセッサーの処理を
中断しキャッシュメモリーの内容をクリアーして命令リ
トライを行ない、再度パリティエラーを検出するとキャ
ッシュをデグレードする。
のパリティエラーを検出すると、プロセッサーの処理を
中断しキャッシュメモリーの内容をクリアーして命令リ
トライを行ない、再度パリティエラーを検出するとキャ
ッシュをデグレードする。
上述した従来のキャッシュメモリーは、キャッシュメモ
リーの間欠故障に対してキャッシュの内容がクリアーさ
れるため、キャツシュヒツト率の低下を招き、又、異な
るアドレスで２回の間欠故障が起きた場合でもキャッシ
ュはデグレードされプロセッサの性能低下を招くという
欠点がある。
リーの間欠故障に対してキャッシュの内容がクリアーさ
れるため、キャツシュヒツト率の低下を招き、又、異な
るアドレスで２回の間欠故障が起きた場合でもキャッシ
ュはデグレードされプロセッサの性能低下を招くという
欠点がある。
本発明のキャッシュメモリーは、主記憶のデータの写し
を記憶するデータアレイと、前記データアレイの内容と
主記憶の内容とを対応づけるアドレス部及び過去に起き
た読み出しエラーを記憶する故障記憶部から成るアドレ
スアレイと、前記データアレイとアドレスアレイの読み
出しデータをチェックするパリティチェック回路と、前
記アドレスアレイ内の故障記憶部の内容と前記パリティ
チェック回路の結果を比較して前記データアレイ又は前
記アドレスアレイの故障を判定する故障判定回路と、前
記データアレイをアクセスする際には前記アドレスアレ
イの内容を調べて読み出しデータのヒツトを判定するた
めの検出回路とを含んで精成される。
を記憶するデータアレイと、前記データアレイの内容と
主記憶の内容とを対応づけるアドレス部及び過去に起き
た読み出しエラーを記憶する故障記憶部から成るアドレ
スアレイと、前記データアレイとアドレスアレイの読み
出しデータをチェックするパリティチェック回路と、前
記アドレスアレイ内の故障記憶部の内容と前記パリティ
チェック回路の結果を比較して前記データアレイ又は前
記アドレスアレイの故障を判定する故障判定回路と、前
記データアレイをアクセスする際には前記アドレスアレ
イの内容を調べて読み出しデータのヒツトを判定するた
めの検出回路とを含んで精成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、１０はアドレスレジスタ、２０はアド
レスアレイ、３０はデータアレイ、４０は検出回路、５
０．６０は各々パリティチェック回路、７０は故障判定
回路である。
レスアレイ、３０はデータアレイ、４０は検出回路、５
０．６０は各々パリティチェック回路、７０は故障判定
回路である。
アドレスレジスタ１０はメモリーアクセスアドレスを保
持し、アドレスアレイ２０は信号線１０２で示されるメ
モリーアクセスアドレスの一部をアドレス部に記憶する
ことにより、アドレスレジスタ１０との間の対応を管理
する。又、アドレスアレイ２０．データアレイ３０で過
去に起きた読み比しエラーをアドレスアレイ２０の故障
記憶部でワード単位に記憶する。
持し、アドレスアレイ２０は信号線１０２で示されるメ
モリーアクセスアドレスの一部をアドレス部に記憶する
ことにより、アドレスレジスタ１０との間の対応を管理
する。又、アドレスアレイ２０．データアレイ３０で過
去に起きた読み比しエラーをアドレスアレイ２０の故障
記憶部でワード単位に記憶する。
データアレイ３０はアドレスレジスタ１０によってアド
レスアレイ２０のアドレス値が決定されるのと同時に索
引され、信号線３０１上に読み出しデータが送出される
。信号線３０１上の読み出しデータは、検出回路４０か
ら信号線４０１上への出力が論理“１”の時に有効とな
る。尚、信号線４０１上の論理値が“１′″の時にはキ
ャツシュヒツトが発生する。
レスアレイ２０のアドレス値が決定されるのと同時に索
引され、信号線３０１上に読み出しデータが送出される
。信号線３０１上の読み出しデータは、検出回路４０か
ら信号線４０１上への出力が論理“１”の時に有効とな
る。尚、信号線４０１上の論理値が“１′″の時にはキ
ャツシュヒツトが発生する。
パリティチェック回路５０，６０はアドレスアレイ２０
．データアレイ３０の読み出しデータを各々パリティチ
ェックしパリティエラーならば論理値“１′″を出力す
る。
．データアレイ３０の読み出しデータを各々パリティチ
ェックしパリティエラーならば論理値“１′″を出力す
る。
故障判定回路７０はパリティチェックの結果がパリティ
エラーの時アドレスアレイ２０の故障記憶部から読み出
された値が論理“０”ならば信号線７０１上に論理“１
″、信号線７０２上に論理°゛０°゛を出力し、論理“
１”ならば信号線７０１上に論理“１”、信号線７０２
上に論理“１”を出力する。
エラーの時アドレスアレイ２０の故障記憶部から読み出
された値が論理“０”ならば信号線７０１上に論理“１
″、信号線７０２上に論理°゛０°゛を出力し、論理“
１”ならば信号線７０１上に論理“１”、信号線７０２
上に論理“１”を出力する。
検出回路４０はアドレスアレイ２０のアドレス部の内容
とアドレスレジスタ１０の内容を比較し両者が一致で信
号線７０１上の論理値が“′０”の時、論理°゛１”を
信号線４０１上に出力する。
とアドレスレジスタ１０の内容を比較し両者が一致で信
号線７０１上の論理値が“′０”の時、論理°゛１”を
信号線４０１上に出力する。
次に、動作を説明する。
まず、メモリーアクセスアドレスがアドレスレジスタ１
０にセットされ信号線１０２によってアドレスアレイ２
０．データアレイ３０の内容が同時に索引され、検出回
路４０によってアドレスの一致検出が行われる。
０にセットされ信号線１０２によってアドレスアレイ２
０．データアレイ３０の内容が同時に索引され、検出回
路４０によってアドレスの一致検出が行われる。
ここでパリティチェック回路５０．６０の出力が論理”
ｏ ” 、アドレスアレイの索引時に同時に読み出さ
れた故障記憶部の値が論理“０”の時故障判定回路７０
は信号！７０１．７０２上に論理゛Ｏパを出力する。
ｏ ” 、アドレスアレイの索引時に同時に読み出さ
れた故障記憶部の値が論理“０”の時故障判定回路７０
は信号！７０１．７０２上に論理゛Ｏパを出力する。
検出回路４０のアドレスアレイ２０のアドレス部の内容
とアドレスレジスタ１０の内容を比較し両者が一致なら
ば信号線７０１上の論理値が“Ｏ”なので信号線４０１
上の一致出力を論理“１”にする、つまりキャツシュヒ
ツトとなり信号線３０１上の読み出しデータが有効とな
る。
とアドレスレジスタ１０の内容を比較し両者が一致なら
ば信号線７０１上の論理値が“Ｏ”なので信号線４０１
上の一致出力を論理“１”にする、つまりキャツシュヒ
ツトとなり信号線３０１上の読み出しデータが有効とな
る。
次に故障記憶部の出力が論理” ｏ ”でパリティチェ
ック回路の出力が論理“１パの場合（つまりアドレスア
レイ２０又はデータアレイ３０で故障が生じた場合）を
考えると、故障判定回路７０は信号線７０１上に論理“
１”、信号線７０２上に論理°“０”を出力する。
ック回路の出力が論理“１パの場合（つまりアドレスア
レイ２０又はデータアレイ３０で故障が生じた場合）を
考えると、故障判定回路７０は信号線７０１上に論理“
１”、信号線７０２上に論理°“０”を出力する。
検出回路４０はアドレス比較の結果にかかわらず信号線
４０１上に論理°“０パを出力する。つまりキャッシュ
ミスとなり主記憶よりメモリアクセスアドレスに対応す
るデータをロードする。
４０１上に論理°“０パを出力する。つまりキャッシュ
ミスとなり主記憶よりメモリアクセスアドレスに対応す
るデータをロードする。
尚、主記憶からロードしてきたデータをアドレスアレイ
２０．データアレイ３０に登録するときアドレスアレイ
２０の故障記憶部に故障が１きたことを示すため論理“
１”を書き込む。
２０．データアレイ３０に登録するときアドレスアレイ
２０の故障記憶部に故障が１きたことを示すため論理“
１”を書き込む。
次に故障記憶部の出力が論理“１”でパリティチェック
回路の出力が論理“１”の場合を考えると故障判定回路
７０は信号線７０１上に論理”１”、信号線７０２上に
論理“１″を出力する。
回路の出力が論理“１”の場合を考えると故障判定回路
７０は信号線７０１上に論理”１”、信号線７０２上に
論理“１″を出力する。
つまりアドレスアレイ２０またはデータアレイ３０で過
去に起きた故障と同じアドレスで故障が発生したことに
なる為キャッシュのデグレードを通知する。
去に起きた故障と同じアドレスで故障が発生したことに
なる為キャッシュのデグレードを通知する。
以上説明したように本発明はキャッシュメモリーの索引
時に同じアドレスで２回の故障が起きない限り、エラー
を起こしたデータを正常なデータに書き換えることによ
り間欠故障によるキャッシュメモリーのデグレードを回
避することが出来る効果がある。
時に同じアドレスで２回の故障が起きない限り、エラー
を起こしたデータを正常なデータに書き換えることによ
り間欠故障によるキャッシュメモリーのデグレードを回
避することが出来る効果がある。
第１図は本発明の一実施例を示すブロック図である。
１０・・・アドレスレジスタ、２０・・・アドレスアレ
イ、３０・・・データアレイ、４０・・・検出回路、５
０゜６０・・・パリティチェック回路、７０・・・故障
判定回路。
イ、３０・・・データアレイ、４０・・・検出回路、５
０゜６０・・・パリティチェック回路、７０・・・故障
判定回路。
Claims (1)
- 主記憶のデータの写しを記憶するデータアレイと、前記
データアレイの内容と主記憶の内容とを対応づけるアド
レス部及び過去に起きた読み出しエラーを記憶する故障
記憶部から成るアドレスアレイと、前記データアレイと
アドレスアレイの読み出しデータをチェックするパリテ
イチェック回路と、前記アドレスアレイ内の故障記憶部
の内容と前記パリテイチェック回路の結果を比較して前
記データアレイ又は前記アドレスアレイの故障を判定す
る故障判定回路と、前記データアレイをアクセスする際
には前記アドレスアレイの内容を調べて読み出しデータ
のヒットを判定するための検出回路とを含むことを特徴
とするキャッシュメモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245527A JPH04124747A (ja) | 1990-09-14 | 1990-09-14 | キャッシュメモリー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245527A JPH04124747A (ja) | 1990-09-14 | 1990-09-14 | キャッシュメモリー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04124747A true JPH04124747A (ja) | 1992-04-24 |
Family
ID=17135016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245527A Pending JPH04124747A (ja) | 1990-09-14 | 1990-09-14 | キャッシュメモリー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04124747A (ja) |
-
1990
- 1990-09-14 JP JP2245527A patent/JPH04124747A/ja active Pending
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