JP3130796B2 - 制御記憶装置 - Google Patents
制御記憶装置Info
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- JP3130796B2 JP3130796B2 JP08165899A JP16589996A JP3130796B2 JP 3130796 B2 JP3130796 B2 JP 3130796B2 JP 08165899 A JP08165899 A JP 08165899A JP 16589996 A JP16589996 A JP 16589996A JP 3130796 B2 JP3130796 B2 JP 3130796B2
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロプログ
ラムなどの制御データを格納する制御記憶装置に関し、
特に、１ビットエラー多発アドレスが指す記憶箇所をレ
ジスタファイルで代替する制御記憶装置に関する。
ラムなどの制御データを格納する制御記憶装置に関し、
特に、１ビットエラー多発アドレスが指す記憶箇所をレ
ジスタファイルで代替する制御記憶装置に関する。
【０００２】
【従来の技術】従来の制御記憶装置のエラー処理方式で
ある昭５８−１６９２５４号公報によれば、制御記憶装
置に訂正不可エラーが発生した際、ＳＶＰに通知して、
ＳＶＰが外部記憶装置から読みだしたエラーしたアドレ
スのデータを外部記憶装置に記憶するデータで代替さ
せ、以後同一アドレスで訂正不可エラーが発生したとき
は、該外部記憶装置のデータによって、代替することが
開示されている。
ある昭５８−１６９２５４号公報によれば、制御記憶装
置に訂正不可エラーが発生した際、ＳＶＰに通知して、
ＳＶＰが外部記憶装置から読みだしたエラーしたアドレ
スのデータを外部記憶装置に記憶するデータで代替さ
せ、以後同一アドレスで訂正不可エラーが発生したとき
は、該外部記憶装置のデータによって、代替することが
開示されている。
【０００３】また、昭５８−２２５４４５号公報によれ
ば、データ格納装置から修正可エラーが検出された修正
データとそれのアドレスを保持手段に保持させて、次に
同じアドレスがアクセスされたとき、保持手段から修正
データの読み出しと、データ格納装置への書き戻しを行
って、データ処理速度を向上させるエラー処理方式を開
示している。
ば、データ格納装置から修正可エラーが検出された修正
データとそれのアドレスを保持手段に保持させて、次に
同じアドレスがアクセスされたとき、保持手段から修正
データの読み出しと、データ格納装置への書き戻しを行
って、データ処理速度を向上させるエラー処理方式を開
示している。
【０００４】制御記憶装置には、１ビットエラー訂正，
２ビットエラー検出のエラー訂正コードを採用したもの
が知られている。制御記憶装置が、大容量化、かつ高集
積化したランダムアクセスメモリの採用につれて、間欠
エラーの発生頻度が増大し、１ビットエラーの多発箇所
が、訂正不可である２ビットエラーとなって、システム
障害を生じる可能性が増大している。上記公報では、１
ビットエラー箇所が２ビット以上のエラーを発生する可
能性の増大を予防ことに対して、有効な対策がとられて
いない。
２ビットエラー検出のエラー訂正コードを採用したもの
が知られている。制御記憶装置が、大容量化、かつ高集
積化したランダムアクセスメモリの採用につれて、間欠
エラーの発生頻度が増大し、１ビットエラーの多発箇所
が、訂正不可である２ビットエラーとなって、システム
障害を生じる可能性が増大している。上記公報では、１
ビットエラー箇所が２ビット以上のエラーを発生する可
能性の増大を予防ことに対して、有効な対策がとられて
いない。
【０００５】
【発明が解決しようとする課題】上述の従来技術によれ
ば、第１の問題点は、１ビットエラーが多発した箇所に
２ビットエラーが発生して、フェイタルなシステム障害
となることを予防する対策にある。
ば、第１の問題点は、１ビットエラーが多発した箇所に
２ビットエラーが発生して、フェイタルなシステム障害
となることを予防する対策にある。
【０００６】
【課題を解決するための手段】この発明の目的は、１ビ
ットエラー多発箇所の代替記憶を設けて、該箇所がアク
セスされるとき、代替記憶をアクセスする切替回路を備
える制御記憶装置にある。そのため、この発明の読み出
した制御データのエラー訂正機能を有する制御記憶装置
において、前記制御データを格納する制御記憶部と、１
ビットエラーが発生した前記制御記憶部のアドレスを保
持する第１のレジスタファイルと、前記１ビットエラー
の発生回数をカウントする論理回路と、１ビットエラー
発生回数が所定の回数以上になるアドレスを保持する第
２のレジスタファイルと、前記第２のレジスタファイル
に保持される前記アドレスの代替アドレスを生成して保
持する第３のレジスタファイルと、前記代替アドレスが
指す第４のレジスタからなる第４のレジスタファイル
と、前記制御記憶部にアクセスするアドレスが第２のレ
ジスタファイルに保持される前記アドレスに一致すると
き、前記アドレスを前記代替アドレスに切替えるアドレ
ス切替回路と、前記代替アドレスが指す前記制御記憶部
の特定領域に制御データを読み書きするレジスタファイ
ル読み書き回路と、を有して、前記制御記憶部の１ビッ
トエラー多発個所を生成する前記代替アドレスで前記特
定領域に代替させることを特徴とする。
ットエラー多発箇所の代替記憶を設けて、該箇所がアク
セスされるとき、代替記憶をアクセスする切替回路を備
える制御記憶装置にある。そのため、この発明の読み出
した制御データのエラー訂正機能を有する制御記憶装置
において、前記制御データを格納する制御記憶部と、１
ビットエラーが発生した前記制御記憶部のアドレスを保
持する第１のレジスタファイルと、前記１ビットエラー
の発生回数をカウントする論理回路と、１ビットエラー
発生回数が所定の回数以上になるアドレスを保持する第
２のレジスタファイルと、前記第２のレジスタファイル
に保持される前記アドレスの代替アドレスを生成して保
持する第３のレジスタファイルと、前記代替アドレスが
指す第４のレジスタからなる第４のレジスタファイル
と、前記制御記憶部にアクセスするアドレスが第２のレ
ジスタファイルに保持される前記アドレスに一致すると
き、前記アドレスを前記代替アドレスに切替えるアドレ
ス切替回路と、前記代替アドレスが指す前記制御記憶部
の特定領域に制御データを読み書きするレジスタファイ
ル読み書き回路と、を有して、前記制御記憶部の１ビッ
トエラー多発個所を生成する前記代替アドレスで前記特
定領域に代替させることを特徴とする。
【０００７】
【０００８】
【発明の実施の形態】この発明を図面を参照して説明す
る。
る。
【０００９】この発明の一実施例の構成を示す図１を参
照すると、制御記憶装置は、アクセスアドレスを格納す
るアドレスレジスタ１と、制御データを格納する制御記
憶部２と、制御記憶部２から読み出された制御データの
１ビットエラーを修正する１ビットエラー修正回路３
と、読み出された制御データを一時記憶するデータレジ
スタ４と、データレジスタ４の制御データに１ビットエ
ラー発生を検出する１ビットエラー検出回路５と、１ビ
ットエラー検出回路５から出力されたライトイネーブル
信号（ＷＥ）を一定のタイミングの間保持するレジスタ
６と、１ビットエラーを検出する間、アドレスを一時保
持するアドレジスタ７と、エラー回数を記憶するレジス
タ８と、１ビットエラー検出回路５で１ビットエラーが
検出された時、レジスタ８を＋１カウントアップするカ
ウンタの論理回路９と、１ビットエラーが検出されたア
ドレスレジスタ７のアドレスをゲートするＡＮＤ回路１
０と、該アドレスを論理回路９のアドレスに順次に記憶
するレジスタファイル１１と、レジスタファイル１１の
エラーアドレスとＡＮＤ回路１０のエラーアドレスを比
較するコンパレータ群１２と、コンパレータ群１２で一
致が検出される同一のエラーアドレスの数が一定値を超
えるか否かを検出する論理回路１３と、論理回路１３で
一定回数以上、エラーとなったアドレスを記憶するレジ
スタファイル１６と、該アドレスの数をカウントするレ
ジスタ１４および論理回路１５と、レジスタファイル１
６のアドレスとアドレスレジスタ１のアドレスの一致を
検知するコンパレータ群１７と、コンパレータ群１７の
出力をＯＲ回路１８で論理和した出力で、アドレスレジ
スタ１のアドレスか代替アドレスかを選択する選択回路
１９と、コンパレータ群１７の出力で代替アドレス指定
する論理回路２０と、一定回数以上のエラーアドレスの
代替アドレスを生成するレジスタ２１および論理回路２
２と、代替アドレスを記憶するレジスタファイル２３
と、を備える。
照すると、制御記憶装置は、アクセスアドレスを格納す
るアドレスレジスタ１と、制御データを格納する制御記
憶部２と、制御記憶部２から読み出された制御データの
１ビットエラーを修正する１ビットエラー修正回路３
と、読み出された制御データを一時記憶するデータレジ
スタ４と、データレジスタ４の制御データに１ビットエ
ラー発生を検出する１ビットエラー検出回路５と、１ビ
ットエラー検出回路５から出力されたライトイネーブル
信号（ＷＥ）を一定のタイミングの間保持するレジスタ
６と、１ビットエラーを検出する間、アドレスを一時保
持するアドレジスタ７と、エラー回数を記憶するレジス
タ８と、１ビットエラー検出回路５で１ビットエラーが
検出された時、レジスタ８を＋１カウントアップするカ
ウンタの論理回路９と、１ビットエラーが検出されたア
ドレスレジスタ７のアドレスをゲートするＡＮＤ回路１
０と、該アドレスを論理回路９のアドレスに順次に記憶
するレジスタファイル１１と、レジスタファイル１１の
エラーアドレスとＡＮＤ回路１０のエラーアドレスを比
較するコンパレータ群１２と、コンパレータ群１２で一
致が検出される同一のエラーアドレスの数が一定値を超
えるか否かを検出する論理回路１３と、論理回路１３で
一定回数以上、エラーとなったアドレスを記憶するレジ
スタファイル１６と、該アドレスの数をカウントするレ
ジスタ１４および論理回路１５と、レジスタファイル１
６のアドレスとアドレスレジスタ１のアドレスの一致を
検知するコンパレータ群１７と、コンパレータ群１７の
出力をＯＲ回路１８で論理和した出力で、アドレスレジ
スタ１のアドレスか代替アドレスかを選択する選択回路
１９と、コンパレータ群１７の出力で代替アドレス指定
する論理回路２０と、一定回数以上のエラーアドレスの
代替アドレスを生成するレジスタ２１および論理回路２
２と、代替アドレスを記憶するレジスタファイル２３
と、を備える。
【００１０】次に、この実施例の動作を説明する。
【００１１】リードスキャン時、１ビットエラーが発生
したアドレスのエラー回数は所定値を超えないため、レ
ジスタファイル１６内にはアドレスレジスタ１と同じア
ドレスは存在しない。セレクタ１９はアドレスレジスタ
１のアドレスデータを選択する。通常動作時、セレクタ
１９で選択されたアドレスは、アドレスレジスタ７に格
納すると同時に、制御記憶部２から該アドレスのデータ
が読み出されて、データレジスタ４に格納される。デー
タレジスタ４から読み出されたデータは、１ビットエラ
ー検出回路５で、１ビットエラーが検出され、１ビット
エラー修正回路５で１ビットエラーが修正される。１ビ
ットエラー検出回路５から出力された制御記憶部２のラ
イトイネーブル信号ＷＥは、１ビットエラー修正回路３
で１ビットエラーが修正され、再書き込みのタイミング
の間、タイミングレジスタ６で保持される。レジスタフ
ァイル１１には、論理回路９で作成されたアドレス（Ｗ
Ａ）に、１ビットエラー検出回路５で１ビットエラーが
検出された時のアドレスレジスタ７のアドレスが、書き
込まれる。
したアドレスのエラー回数は所定値を超えないため、レ
ジスタファイル１６内にはアドレスレジスタ１と同じア
ドレスは存在しない。セレクタ１９はアドレスレジスタ
１のアドレスデータを選択する。通常動作時、セレクタ
１９で選択されたアドレスは、アドレスレジスタ７に格
納すると同時に、制御記憶部２から該アドレスのデータ
が読み出されて、データレジスタ４に格納される。デー
タレジスタ４から読み出されたデータは、１ビットエラ
ー検出回路５で、１ビットエラーが検出され、１ビット
エラー修正回路５で１ビットエラーが修正される。１ビ
ットエラー検出回路５から出力された制御記憶部２のラ
イトイネーブル信号ＷＥは、１ビットエラー修正回路３
で１ビットエラーが修正され、再書き込みのタイミング
の間、タイミングレジスタ６で保持される。レジスタフ
ァイル１１には、論理回路９で作成されたアドレス（Ｗ
Ａ）に、１ビットエラー検出回路５で１ビットエラーが
検出された時のアドレスレジスタ７のアドレスが、書き
込まれる。
【００１２】レジスタファイル１１内には、過去に１ビ
ットエラーが発生したアドレスが保持されている。コン
パレータ１２，論理回路１３は、アドレスレジスタ７の
アドレスとレジスタファイル１１のアドレスをコンパレ
ータ群１２で比較し、どのアドレスが何回１ビットエラ
ーが発生したか、また該アドレスがレジスタファイル１
１のどのアドレスに入っているか検出する事ができる。
論理回路１５で指定するレジスタファイル１６のアドレ
スに、レジスタファイル１１から読み出された１ビット
エラーが所定回数以上発生したアドレスを書き込む。ま
た論理回路１５で指定するレジスタファイル２３のアド
レスに論理回路２２で作成した代替アドレスが格納され
る。レジスタファイル１６に格納されているアドレス
は、制御記憶部２において１ビットエラーが所定回数以
上発生したアドレスを示している。レジスタファイル１
６に格納されているアドレスと同じアドレスがアドレス
レジスタ１から読み出された時、該アドレスに対応する
レジスタファイル２３に格納されている代替アドレスが
指す制御記憶部２の特定領域にアクセスする。
ットエラーが発生したアドレスが保持されている。コン
パレータ１２，論理回路１３は、アドレスレジスタ７の
アドレスとレジスタファイル１１のアドレスをコンパレ
ータ群１２で比較し、どのアドレスが何回１ビットエラ
ーが発生したか、また該アドレスがレジスタファイル１
１のどのアドレスに入っているか検出する事ができる。
論理回路１５で指定するレジスタファイル１６のアドレ
スに、レジスタファイル１１から読み出された１ビット
エラーが所定回数以上発生したアドレスを書き込む。ま
た論理回路１５で指定するレジスタファイル２３のアド
レスに論理回路２２で作成した代替アドレスが格納され
る。レジスタファイル１６に格納されているアドレス
は、制御記憶部２において１ビットエラーが所定回数以
上発生したアドレスを示している。レジスタファイル１
６に格納されているアドレスと同じアドレスがアドレス
レジスタ１から読み出された時、該アドレスに対応する
レジスタファイル２３に格納されている代替アドレスが
指す制御記憶部２の特定領域にアクセスする。
【００１３】
【発明の効果】以上説明したように、この発明による効
果は、制御記憶部内の修正可エーラーが多発する箇所に
対して、代替記憶箇所を設けて修正不可エラー発生を予
防する。
果は、制御記憶部内の修正可エーラーが多発する箇所に
対して、代替記憶箇所を設けて修正不可エラー発生を予
防する。
【図１】この発明の一実施例のブロック図である。
１ アドレスレジスタ ２ 制御記憶部 ３ １ビットエラー修正回路 ４ データレジスタ ５ １ビットエラー検出回路 ６ タイミングレジスタ ７ アドレスレジスタ ８ レジスタ ９ 論理回路 １０ ＡＮＤ回路 １１ レジスタファイル １２ コンパレータ群 １３ 論理回路 １４ レジスタ １５ 論理回路 １６ レジスタファイル １７ コンパレータ群 １８ ＯＲ回路 １９ セレクタ ２０ 論理回路 ２１ レジスタ ２２ 論理回路 ２３ レジスタファイル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/22 380 G06F 12/16 310
Claims (1)
- 【請求項１】 読み出した制御データのエラー訂正機能
を有する制御記憶装置において、 前記制御データを格納する制御記憶部と、 １ビットエラーが発生した前記制御記憶部のアドレスを
保持する第１のレジスタファイルと、 前記１ビットエラーの発生回数をカウントする論理回路
と、 １ビットエラー発生回数が所定の回数以上になるアドレ
スを保持する第２のレジスタファイルと、 前記第２のレジスタファイルに保持される前記アドレス
の代替アドレスを生成して保持する第３のレジスタファ
イルと、 前記代替アドレスが指す第４のレジスタからなる第４の
レジスタファイルと、 前記制御記憶部にアクセスするアドレスが第２のレジス
タファイルに保持される前記アドレスに一致するとき、
前記アドレスを前記代替アドレスに切替えるアドレス切
替回路と、 前記代替アドレスが指す前記制御記憶部の特定領域に制
御データを読み書きするレジスタファイル読み書き回路
と、 を有して、前記制御記憶部の１ビットエラー多発個所を
生成する前記代替アドレスで前記特定領域に代替させる
ことを特徴とする制御記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08165899A JP3130796B2 (ja) | 1996-06-26 | 1996-06-26 | 制御記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08165899A JP3130796B2 (ja) | 1996-06-26 | 1996-06-26 | 制御記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011284A JPH1011284A (ja) | 1998-01-16 |
| JP3130796B2 true JP3130796B2 (ja) | 2001-01-31 |
Family
ID=15821109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08165899A Expired - Fee Related JP3130796B2 (ja) | 1996-06-26 | 1996-06-26 | 制御記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130796B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5137002B2 (ja) | 2007-01-25 | 2013-02-06 | 株式会社メガチップス | メモリコントローラ |
| JP2016153928A (ja) * | 2015-02-20 | 2016-08-25 | 日本電気株式会社 | 記憶装置およびその制御方法 |
| RU2682387C1 (ru) | 2015-03-09 | 2019-03-19 | Тосиба Мемори Корпорейшн | Полупроводниковое запоминающее устройство |
-
1996
- 1996-06-26 JP JP08165899A patent/JP3130796B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1011284A (ja) | 1998-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001031 |
|
| R250 | Receipt of annual fees |
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