KR20020029925A - 디지털 데이터의 소프트 에러를 정정하는 방법 및 장치 - Google Patents

Abstract

데이터가 디지털 데이터 프로세싱 시스템의 캐쉬 메모리에 기록되면, 원하는 캐쉬 저장 라인에 현재 저장된 기존의 데이터가 판독되고 패리티가 검사된다. 상기 판독된 데이터는 패리티 에러가 없을때만 새로운 데이터로 변조된다. 패리티 에러가 검출되면, 캐쉬 손실이 시그널링되고 상기 판독된 데이터 라인은 상기 캐쉬 메모리에 재기록된다. 에러 정정 코드 검사 및 에러 정정은 상기 캐쉬 메모리에 대한 재기록 경로상의 손실된 데이터 라인상에 수행된다.

Description

디지털 데이터의 소프트 에러를 정정하는 방법 및 장치{METHODS AND APPARATUS FOR CORRECTING SOFT ERRORS IN DIGITAL DATA}

현재 집적 회로 메모리 칩상에 저장되는 데이터는 감마선, 우주선, 알파 입자 및 다른 환경 인자에 의해 발생되는 소위 "소프트 에러"에 영향받기 쉽다. 예를 들어, 메모리 칩을 통과하는 감마선의 통과는 때때로 저장된 데이터 비트의 이진 상태를 전환하기에 충분한 교란을 발생시킨다. 이것은 "소프트" 에러라 지칭되는데, 이는 칩의 구조에 영구적인 손상이 없으며 교란된 메모리 셀은 그후에 데이터를 저장하는데 완전하게 재사용할 수 있기 때문이다.

소프트 에러는 특히 소형의 고속 캐쉬 메모리 칩에 있어서 성가신 존재이다. 소프트 에러가 존재하는지에 관계없이 저장 업데이트가 "저질의" 캐쉬에서 이루어지면, 특히 데이터의 변조되지 않은 세그먼트에 에러가 발생할때 데이터 집적이 곧 손실된다. 정정되지 않은채로, 소프트 에러는 치명적인 더블 비트 에러로 전환할 수 있다.

여러 에러 정정 방법이 소프트 에러를 정정하기 위해 제시되어 왔다. 제시된 방법 중 하나는 저장된 데이터의 각 라인을 가지고 소프트 에러 발생의 결과로서 변화된 비트를 검출하고 위치를 찾아내는데 사용될 수 있는 에러 정정 코드 비트 세트를 생성하고 포함하는 것이다. 각 데이터 라인이 이후에 메모리로부터 판독되면, 에러 정정 코드 비트를 포함하는 모든 데이터 비트는 그룹으로 디코딩되고 디코더 출력은 데이터 비트에 에러가 있는지를 나타낸다. 상기 데이터는 에러가 있는 비트의 이진 상태를 전환함으로써 정정된다.

그러나, 상기 에러 정정 방법은 시간을 낭비하고 시스템 성능에 역효과를 주며 지연시간을 증가시킨다.

본 발명은 디지털 데이터의 소프트 에러를 정정하며, 특히 컴퓨터 메모리에서의 소프트 에러를 정정하는데 유용한 방법 및 장치에 관한 것이다.

도 1은 본 발명의 예시적인 실시예를 도시하는 데이터 프로세싱 시스템의 일부를 도시하는 블록선도이다.

도 2는 도 1의 캐쉬 메모리의 데이터 라인의 내용을 도시하는 블록선도이다.

도 3은 본 발명의 예시적인 실시예를 수행하는 도 1에 사용된 단계를 도시하는 흐름도이다.

도 4는 도 1의 패리티 검사기의 일 실시예에서 사용된 배타적 논리합의 개략적 회로도이다.

도 5는 도 1의 에러 정정기 구조 형태를 도시하는 개략적 회로도이다.

본 발명은 지연시간 및 데이터 스루풋상에 큰 타협없이도 데이터 집적 문제에 대한 해결책을 제공한다. 특히, 에러 정정 테스트는 모든 데이터 샘플 또는 세그먼트상에 실행되지는 않는다. 상기 테스트는 필요할때만 실행된다. 간단한 패리티 검사는 에러 정정이 필요할때를 결정하는데 사용된다.

캐쉬 메모리에 저장된 데이터의 경우에, 예를 들어, 데이터가 캐쉬 메모리에 기록될 때, 원하는 캐쉬 저장 라인상에 현재 저장된 데이터가 판독되고 패리티가 검사된다. 판독된 데이터는 패리티 에러가 없을 때만 새로운 데이터로 변조된다. 패리티 에러가 검출되면, 캐쉬 손실이 시그널링되고 데이터 판독 라인이 캐쉬 메모리에 재기록된다. 에러 정정 코드 검사 및 에러 정정은 캐쉬 메모리로의 재기록 경로상의 손실된 데이터 라인에서 수행된다.

본 발명을 더 상세하게 이해하기 위해, 도면을 참조하여 다음의 상세한 설명에서 본 발명의 특징 및 장점이 더 명백히 나타날 것이며, 본 발명의 범위는 청구범위에 의해 제한된다.

도 1을 참조하면, 메모리의 소프트 에러를 정정하는 장치를 포함하는 디지털 데이터 프로세싱 시스템의 일부가 도시된다. 문제가 되는 메모리는 캐쉬 메모리(10)로 표시된다. 상기 캐쉬 메모리(10)는 다수의 데이터 라인을 저장하며, 이 데이터 라인 중 한 라인의 구조는 도 2에 도시된다. 도 2의 데이터 필드는 일반적으로 4바이트나 8바이트의 여러 데이터 바이트를 포함한다. 패리티 필드는 데이터 필드의 각 바이트에 대해 하나의 패리티 검사 비트를 포함한다. ECC(에러 정정 코드) 필드는 전체 라인에 대한 에러 정정 코드 비트를 포함한다. 이러한 ECC 비트는 캐쉬 저장 라인에서 에러가 있는 비트의 위치가 결정되도록 한다.

도 1에 도시된 장치는 예를 들어 "마이크로프로세서"의 형태를 가질 수 있는 디지털 데이터 프로세서(11)가 발행하는 명령 및 제어 신호에 의해 조작되고 제어된다. 도 1의 장치는 캐쉬(10)에 데이터 라인을 저장하는 기록 회로(12)를 더 포함하며, 각 데이터 라인은 도 2에 도시된 구조를 갖는다. 이 데이터는 데이터 버스(13)로부터 획득되고 데이터 병합 회로(14)에 의해 기록 회로(12)에 제공된다. 판독 회로(15)는 캐쉬 메모리(10)로부터 데이터 라인을 판독하고 데이터 버스(13)에 이 데이터 라인을 제공한다. 패리티 검사기(16)는 각 판독 바이트의 패리티를 검사하고 패리티 에러가 소정 바이트에서 검출되면 에러 신호를 발생시키도록 판독 회로(15)의 출력에 연결된다. 이 패리티 에러 신호는 캐쉬 액세스 시도가 실패하였음을 프로세서(11)에 알려주는 "캐쉬 손실" 신호로서 프로세서(11)에 제공된다. 판독되거나 기록되는 캐쉬(10)의 특정 저장 라인의 선택은 프로세서(11)에 의해 캐쉬(10)에 제공된 어드레스 신호에 의해 달성된다.

도 1의 장치는 또한 패리티 에러를 갖는 데이터를 정정하고 에러가 없는 정정된 데이터를 생성하는 에러 정정기(17)를 포함한다. 정정될 데이터는 데이터 버스(13)에 의해 획득되고 정정된 데이터는 캐쉬(10)에 재기록하기 위해 기록 회로 (12)에 제공된다. ECC(에러 정정 코드) 발생기(18)는 데이터 라인이 캐쉬(10)에 기록될 때 저장될 ECC 비트를 생성하도록 제공된다. ECC 발생기(18)는 기록 회로(12)에 제공된 데이터 라인을 검사하고 캐쉬(10)에 저장하기 위해 적절한 ECC 비트를 생성한다.

부가의 용량이 더 큰 메모리 유니트 또는 저장 유니트(20)는 또한 적절한 기록 회로(21)에 의해 데이터 버스(13)와 판독 회로(22)에 연결된다. 저장 유니트 (20)의 액세스는 프로세서(11)에 의해 제공되는 어드레스 신호에 의해 달성된다.

도 3을 참조하면, 본 발명을 실행하는 예시적인 방법을 설명하는 흐름도가 도시된다. 이 방법은 캐쉬(10)에 기록시 소프트 에러를 정정하는데 사용된다. 블록(30)에 의해 표시된 바와 같이, 프로세서(11)는 캐쉬에의 저장 동작을 개시하고 데이터를 기록하려고 하는 특정 캐쉬 라인에 대한 적절한 어드레스를 캐쉬(10)에 전송한다. 블록(31)에 의해 표시된 다음 단계는 프로세서(11)에 의해 어드레싱되는 미리결정된 저장 라인상에 현재 존재하는 데이터를 판독하는 것이다. 블록(32)에 의해 표시된 바와 같이, 패리티 검사기(16)는 기존 데이터의 각 바이트의 패리티를 검사하고 기존 데이터의 소정 바이트에서 패리티 에러가 검출되면 패리티 에러 신호를 생성한다.

블록(33)에 의해 표시되는 바와 같이, 패리티 에러가 검출되지 않으면, 저장하고자 하는 새로운 데이터 바이트는 기존의 데이터와 병합되고 이 병합된 데이터는 기존 데이터를 얻었던 동일한 라인 어드레스에서 캐쉬(10)에 기록된다. 이러한 병합은 데이터 병합 회로(14)에 의해 달성되고, 새로운 데이터 바이트 및 기존의 데이터 바이트가 데이터 버스(13)에 의해 데이터 병합 회로(14)에 제공된다. 새로운 바이트는 새로운 바이트에 의해 점유되는 바이트 위치에서 기존의 바이트들을 대신한다. 결과적으로 병합된 데이터는 기록 회로(12)에 의해 캐쉬(10)에 기록된다. 기록을 성공적으로 완료한후에, 새로운 데이터 라인에 대한 ECC 비트는 캐쉬(10)에 저장된다.

반면에, 패리티 에러가 판독된 데이터 라인에 대해 검출되면, 블록(34)에 의해 표시된 바와 같이, 캐쉬 손실은 프로세서(11)로 시그널링되고 병합된 데이터 기록은 발생하지 않는다. 손실된 데이터 판독 라인은 저장 유니트(20)에 전송되고, 블록(35)에 의해 표시된 바와 같이, 프로세서(11)는 캐쉬(10)에 이 손실 라인을 재기록하고, 손실 데이터를 얻었던 동일한 캐쉬 라인에 재기록된다. 블록(36)에 의해 표시된 바와 같이, ECC 검사 및 에러 정정은 상기 재기록시에 발생한다. 더 구체적으로, 손실된 데이터 라인은 저장 유니트(20)로부터 판독되고 에러 정정기(17)에 제공된다. 본 실시예에서, 에러 정정기(17)는 단일 비트 에러 정정기이다. 그와 같이, 에러 정정기(17)는 에러가 있는 비트의 비트 위치를 결정하기 위해, ECC 비트를 포함하는 전체 데이터 라인에 ECC 형태 디코딩을 수행한다. 에러 정정기(17)는 에러가 있는 비트의 이진 상태를 전환시키고 그로인해 에러가 없는 데이터 라인을 생성한다. 정정된 데이터 라인은 이전의 주소로 캐쉬(10)에 기록된다. 이런 방법으로, 소프트 에러는 정정되고 프로세서(11)는 중단된 캐쉬 기록 요청을 자유롭게 다시 개시한다.

본 발명의 장점은 ECC 에러 정정 동작이 필요할 때만 수행되는 것이다. 상기 에러 정정 동작은 캐쉬로의 매 기록마다 수행되지 않고, 소프트 에러가 발생하는 비교적 드문 경우에만 수행된다. 따라서, 데이터 집적은 시스템 성능 및 데이터 스루풋의 비율에 최소한의 영향을 주면서 유지된다. 그 결과, 캐쉬 기억 장치는 원한다면 쉽게 파이프라인(pipeline)된다.

본 발명의 간략성은 주목할만 하다. 간단한 고속 패리티 검사는 더 시간이걸리는 에러 정정 절차가 수행되어야 하는지를 결정하는데 사용된다.

도 4는 데이터 바이트의 패리티를 검사하는 패리티 검사기(16)에서 사용될 수 있는 배타적 논리합 회로 트리(40)를 도시한다. 회로 트리(40)는 XOR 회로(41-44)에 제공되는 데이터 비트(0-7) 및 XOR 회로(48)에 제공되는 패리티 검사 비트 P를 갖는 배타적 논리합 회로(41-48)를 포함한다. 패리티가 오류가 있다면, 에러 신호가 출력 라인(49)상에 생성된다. 트리(40)와 같은 부가 XOR 회로 트리는 캐쉬(10)로부터 판독된 데이터 라인의 다른 바이트를 제공받는다.

도 5는 도 1의 에러 정정기(17) 구조 형태를 도시한다. 도 5의 에러 정정기 실시예는 다른 데이터 비트의 이진 상태를 개별적으로 전환시키는 멀티플렉서 회로 세트 M₀, M₁, ...., M_N을 포함한다. 데이터 캐쉬 라인의 각 비트에 대한 하나의 멀티플렉서 회로가 있다. 이 데이터 비트는 D₀, D₁, ...., D_N으로 식별된다. 각 데이터 비트 D는 멀티플렉서의 제 1 입력에 제공된다. 반전 회로 "I"는 멀티플렉서의 제 2 입력에 데이터 비트의 반전된 복제를 제공한다. 스위칭 신호 S는 두개 입력 중 하나를 멀티플렉서의 출력 라인으로 통과하도록 할 것인지를 결정한다. 데이터 비트가 에러가 없으면, 반전 되지 않은 비트는 멀티플렉서 출력에 넘겨진다. 반대로, 데이터 비트가 에러가 있으면, 반전된 복제는 멀티플렉서 출력에 넘겨진다. 이런 방법으로, 에러가 있는 데이터 비트의 이진 상태가 전환된다.

도 5의 에러 정정기는 에러가 있는 비트의 비트 위치를 결정하기 위해 ECC 비트를 포함하는 데이터의 전체 캐쉬 라인의 ECC 형태 디코딩을 수행하는 디코더(50)를 더 포함한다. 디코더(50)는 스위칭 신호 출력 라인 세트 S₀, S₁, ...., S_N을 가지며, 데이터 캐쉬 라인의 각 비트에 대해 상기와 같은 출력 라인이 하나 있다. 이러한 스위칭 신호 출력 라인은 멀티플렉서 입력의 선택을 제어하는 멀티플렉서 M₀, M₁, ...., M_N중 각각으로 통한다. 에러가 있는 D 비트가 없다면, 모든 멀티플렉서는 반전되지 않은 입력을 선택하도록 세팅될 것이다. 반면에, 에러가 있는 D 비트가 있다면, D 비트에 대한 멀티플렉서는 반전된 입력을 선택하도록 자신의 S 신호에 의해 세팅될 것이다.

현재 본 발명의 바람직한 실시예로 고려되는 것이 기술되었지만, 당업자는 여러 변형 및 변조가 본 발명을 벗어나지 않고 형성될 수 있음을 명백히 알것이며, 따라서, 상기의 모든 변형 및 변조는 본 발명의 정신 및 범위내에 있다.

Claims (18)

1. 데이터 샘플의 패리티를 검사하는 단계;

   패리티 에러가 검출되면, 상기 데이터 샘플상에 에러 정정을 수행하는 단계; 및

   패리티 에러가 검출되지 않으면, 적어도 하나의 부가 데이터 프로세싱 동작에서의 정정 없이 상기 데이터 샘플을 이용하는 단계를 포함하는 데이터 샘플의 에러 정정 방법.
2. 다수 바이트 데이터 샘플의 각 바이트의 패리티를 검사하는 단계;

   패리티 에러가 소정 바이트에서 검출되면, 상기 완전한 데이터 샘플상에 에러 정정을 수행하는 단계; 및

   패리티 에러가 검출되지 않으면, 적어도 하나의 부가 데이터 프로세싱 동작에서 정정 없이 상기 데이터 샘플을 이용하는 단계를 포함하는 다수 바이트 데이터 샘플의 에러 정정 방법.
3. 메모리의 미리결정된 위치로부터 데이터를 판독하는 단계;

   상기 데이터의 패리티를 검사하는 단계; 및

   패리티 에러가 검출되면, 상기 데이터상에 에러 정정을 수행하고 상기 정정된 데이터를 미리결정된 메모리 위치에 재기록하는 단계를 포함하는 메모리의 소프트 에러 정정 방법.
4. 제 3 항에 있어서, 상기 데이터는 데이터의 다수 바이트 세그먼트이고, 각 바이트의 패리티가 검사되고 상기 에러 정정은 패리티 에러가 소정 바이트에서 검출되면 상기 완전한 데이터 세그먼트상에 수행되는 것을 특징으로 하는 메모리의 소프트 에러 정정 방법.
5. 데이터를 메모리에 저장하는 단계;

   상기 데이터에 대한 패리티 비트를 상기 메모리에 저장하는 단계;

   상기 데이터에 대한 에러 정정 코드 비트를 상기 메모리에 저장하는 단계;

   상기 메모리로부터 상기 데이터, 상기 패리티 비트 및 상기 에러 정정 코드 비트를 판독하는 단계;

   상기 데이터의 유효성을 결정하기 위해 상기 패리티 비트를 이용하는 단계; 및

   무효 데이터를 정정하기 위해 상기 에러 정정 코드 비트를 이용하는 단계를 포함하는 메모리의 소프트 에러 정정 방법.
6. 제 5 항에 있어서,

   상기 패리티 비트는 상기 데이터의 패리티를 검사하고 패리티 에러가 검출되면 에러 신호를 생성하도록 사용되며,

   상기 데이터상의 상기 에러 정정은 패리티 에러가 검출될 때만 수행되는 것을 특징으로 하는 메모리의 소프트 에러 정정 방법.
7. 데이터를 메모리에 기록할 때 메모리의 소프트 에러를 정정하는 방법으로서,

   메모리의 미리결정된 저장 라인에 기록을 개시하는 단계;

   상기 미리결정된 저장 라인상에 현재 존재하는 데이터를 판독하는 단계;

   상기 판독된 데이터의 패리티를 검사하는 단계;

   패리티 에러가 검출되지 않으면, 새로운 데이터와 기존의 데이터를 병합하고 상기 메모리의 미리결정된 저장 라인에 병합된 데이터를 기록하는 단계; 및

   패리티 에러가 검출되면, 기존의 데이터상에 에러 정정을 수행하고 상기 메모리의 미리결정된 저장 라인에 상기 정정된 데이터를 기록하는 단계를 포함하는 메모리의 소프트 에러 정정 방법.
8. 제 7 항에 있어서, 상기 미리결정된 저장 라인에 대한 기록 요청은 상기 정정된 기존 데이터의 성공적인 기록후에 재개시되는 것을 특징으로 하는 메모리의 소프트 에러 정정 방법.
9. 데이터를 저장하는 메모리;

   상기 메모리로부터 데이터를 판독하는 회로;

   상기 판독된 데이터의 패리티를 검사하고 패리티 에러가 검출되면 에러 신호를 생성하는 패리티 검사기;

   패리티 에러를 갖는 데이터를 정정하는 에러 정정기;

   정정된 데이터를 생성하기 위해 상기 에러 정정기에 판독 데이터를 제공하도록 하는 패리티 에러 신호에 응답하는 회로; 및

   상기 정정된 데이터를 상기 메모리에 재기록하는 회로를 포함하는 메모리의 소프트 에러 정정 장치.
10. 제 9 항에 있어서, 상기 메모리는 캐쉬 메모리인 것을 특징으로 하는 메모리의 소프트 에러 정정 장치.
11. 제 9 항에 있어서, 상기 패리티 검사기는 배타적 논리합 회로 트리인 것을 특징으로 하는 메모리의 소프트 에러 정정 장치.
12. 제 9 항에 있어서, 상기 에러 정정기는 상기 판독된 데이터에서 에러가 있는 비트의 위치를 찾아내고 상기 비트의 이진 상태를 전환시키는 단일 비트 에러 정정기인 것을 특징으로 하는 메모리의 소프트 에러 정정 장치.
13. 다수의 데이터 라인을 저장하는 메모리;

    다수의 데이터 바이트, 상기 데이터 바이트에 대한 패리티 비트 및 전체 라인에 대한 에러 정정 코드 비트를 갖는 데이터 라인을 상기 메모리에 기록하는 기록 회로;

    상기 메모리로부터 데이터 라인을 판독하는 판독 회로;

    각 판독 바이트의 패리티를 검사하고 패리티 에러가 소정 바이트에서 검출되면 에러 신호를 생성하기 위해 판독 회로에 연결된 패리티 검사기;

    상기 판독된 데이터의 라인상에 에러 정정을 수행하는 에러 정정기; 및

    상기 판독된 데이터의 관련 라인을 상기 에러 정정기에 제공하기 위해 패리티 에러 신호에 응하는 제어 회로를 포함하며, 상기 에러 정정기는 정정된 데이터 라인을 생성하고 상기 메모리에 다시 저장하기 위해 상기 기록 회로에 정정된 데이터 라인을 제공하는 메모리의 소프트 에러 정정 장치.
14. 제 13 항에 있어서,

    상기 메모리는 캐쉬 메모리이며,

    상기 패리티 검사기는 배타적 논리합 회로 트리이며,

    상기 에러 정정기는 데이터의 판독 라인에서 에러가 있는 비트의 위치를 찾고 상기 비트의 이진 상태를 전환시키는 단일 비트 에러 정정기인 것을 특징으로 하는 메모리의 소프트 에러 정정 장치.
15. 제 13 항에 있어서,

    새로운 데이터와 판독된 데이터 라인을 병합하고 상기 병합된 데이터를 메모리에 저장하기 위해 기록 회로에 제공하는 데이터 병합 회로를 더 포함하며, 상기제어 회로는 패리티 에러 신호가 검출될 때 상기 데이터 병합 동작을 취소하는 것을 특징으로 하는 메모리의 소프트 에러 정정 장치.
16. 적어도 하나의 데이터 바이트, 각 데이터 바이트에 대한 적어도 하나의 패리티 비트 및 적어도 하나의 에러 정정 코드 비트를 포함하는 데이터 샘플을 컴퓨터 데이터 캐쉬로부터 판독하는 단계;

    상기 데이터 샘플에 대해 적어도 하나의 데이터 바이트의 패리티를 검사하는 단계; 및

    패리티 에러가 검출되면, 상기 적어도 하나의 에러 정정 코드 비트를 이용하여 적어도 하나의 데이터 바이트상에 에러 정정을 수행하고, 잘못된 적어도 하나의 데이터 바이트를 교체하며 정정된 적어도 하나의 데이터 바이트를 캐쉬에 기록하는 단계를 포함하는 데이터 샘플의 에러 검출 및 정정 방법.
17. 제 16 항에 있어서,

    패리티 에러가 상기 데이터 샘플에서 검출되지 않으면, 상기 데이터 샘플이 새로운 데이터의 도입에 의해 변조되도록 하며 상기 데이터 샘플이 판독된 캐쉬 위치에서 상기 변조된 데이터 샘플을 상기 캐쉬에 재기록하는 단계를 더 포함하는 것을 특징으로 하는 데이터 샘플의 에러 검출 및 정정 방법.
18. 제 16 항에 있어서,

    패리티 에러가 상기 데이터 샘플에서 검출되면, 상기 데이터 샘플은 상기 캐쉬로부터 판독되고 적어도 하나의 컴퓨터 동작에 사용되도록 하는 단계를 더 포함하는 것을 특징으로 하는 데이터 샘플의 에러 검출 및 정정 방법.