JP2004514184A - デジタル・データにおけるソフト・エラーを訂正するための方法および装置 - Google Patents

デジタル・データにおけるソフト・エラーを訂正するための方法および装置 Download PDF

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Abstract

デジタル・データ処理システムにおけるキャッシュ・メモリーへのデータ書込みの際に、その時点で所望のキャッシュ・ストレージ行に記憶されている既存のデータが読み出され、パリティ・チェックを受ける。パリティ・エラーがない場合は読み出されたデータは新しいデータによって変更される。パリティ・エラーが検出された場合は、キャッシュ・ミスが信号で伝えられ、データの読み出された行がそのキャッシュ・メモリーにライトバックされる。キャッシュ・メモリーへのライトバック経路上の障害のあるデータの行の上でエラー訂正コード検査およびエラー訂正が実施される。
【選択図】図3

Description

【0001】
【発明の技術分野】本発明は、デジタル・データにおけるソフト・エラーを訂正するための方法および装置に関し、より詳細には、コンピュータ・メモリー内のソフト・エラーを訂正するために有用である。
【0002】
【発明の背景】現代の集積回路メモリー・チップ上に記憶されているデータは、ガンマ線、宇宙線、アルファ粒子、および他の環境要因によって生じるいわゆる「ソフト・エラー」を被り易い。ガンマ線のメモリー・チップ通過は、例えば、記憶されているデータ・ビットの2進状態を反転させるに十分な障害を生じる場合がある。これは、チップ構造に永続的な障害を与えるものではなく、また、障害を受けたメモリー・セルは、その後データを記憶する上で完璧に再利用することができることから「ソフト」エラーと呼ばれる。
【0003】ソフト・エラーは、小型で高速のキャッシュ・メモリー・チップの場合には特に厄介である。ソフト・エラーの有無に関わらず「汚い」キャッシュに記憶の更新が行われる場合、特にデータの変更されていないセグメント内にエラーがある場合、データの保全性は即座に失われる。訂正しないまま放置されると、ソフト・エラーは、致命的なダブルビット・エラーに変化する可能性がある。
【0004】ソフト・エラーを訂正するためには、様々なエラー訂正方法が提案されてきた。提案された1つの方法は、ソフト・エラー事象の結果変化したビットを検出し、位置付けるために使用することができるエラー訂正コード・ビットの集合を生成し、記憶されているデータの各行に含めるという方法である。データの各行が後でメモリーから読み出される際、エラー訂正コード・ビットを含むすべてのデータ・ビットは1つのグループとして復号され、デコーダ出力は、仮にあるならば、どのデータ・ビットにエラーがあるかを示す。そのデータは、エラー・ビットの2進状態を反転することによって訂正される。
【0005】残念ながら、このエラー訂正方法は、時間がかかり、システム性能に悪影響を及ぼし、かつ待ち時間を延長するものである。
【0006】
【発明の概要】本発明は、データ保全性の問題に対する解決策を、待ち時間とデータ処理能力に多大な妥協を強いることなく提供するものである。具体的には、エラー訂正試験は、すべてのデータ・サンプル上またはすべてのデータ・セグメント上で実施されるものではない。これは必要なときだけ実施されるものである。エラー訂正がいつ必要かを判定するために、簡単なパリティ・チェックが使用される。
【0007】キャッシュ・メモリーに記憶されているデータの場合、例えば、そのキャッシュ・メモリーへのデータ書き込みの際、所望のキャッシュ・ストレージ行上にその時点で記憶されている既存のデータが読み出され、パリティ・チェックが施される。読み出されたデータは、パリティ・エラーがない場合のみ新しいデータによって変更される。パリティ・エラーが検出された場合、キャッシュ・ミスが信号で伝えられ、データの読み出された行がそのキャッシュ・メモリーにライトバックされる。エラー訂正コードの検査およびエラー訂正が、キャッシュ・メモリーへのライトバック経路上のデータの不良行上で実施される。
【0008】本発明を、別の利点および機能と共によりよく理解するためには、添付の図面と共に以下の説明を参照するものとし、本発明の範囲は添付の特許請求の範囲で指摘するものとする。
【0009】
【好適な実施形態の説明】図1を参照すると、メモリー内のソフト・エラーを訂正するための装置を含むデジタル・データ処理システムが示されている。当該メモリーは、キャッシュ・メモリー10で表わされる。このキャッシュ・メモリー10はデータの複数の行を記憶しており、そのうちの1つの行の構成を図2に示す。図2のデータ・フィールドには、データの複数のバイト、典型的には4または8バイトが含まれる。パリティ・フィールドには、そのデータ・フィールド内の各バイトに対する1つのパリティ・チェック・ビットが含まれる。ECC(エラー訂正コード)フィールドは、行全体に対するエラー訂正コード・ビットを含む。これらのECCビットによって、エラー・ビットのキャッシュ・ストレージ行内における位置を判定することが可能になる。
【0010】図1に示す装置は、例えば、いわゆる「マイクロプロセッサ」の形式をとるデジタル・データ・プロセッサ11によって発行された命令信号および制御信号によって操作および制御される。図1の装置は、さらに、キャッシュ10の中にデータの行を記憶するための書込み回路12を含み、データのそのような各行は図2に示す構成を有する。このデータは、データ・バス13から獲得され、データ・マージ回路14によって書込み回路12に供給される。読み込み回路15は、キャッシュ・メモリー10からデータの行を読み出し、それをデータ・バス13に供するために提供されている。パリティ・チェッカー16は、読み出し回路15の出力に接続されており、各読み出されたバイトのパリティをチェックし、何れかのバイトにパリティ・エラーが検出された場合には、エラー信号を生成する。このパリティ・エラー信号は、試みたキャッシュ・アクセスに失敗したことをプロセッサ11に示す「キャッシュ・ミス」信号としてプロセッサ11に供給される。キャッシュ10における読み出すべきまたは書き込むべき特定記憶行の選択は、プロセッサ11によってキャッシュ10に供給されるアドレス信号によって達成される。
【0011】図1の装置は、パリティ・エラーを有するデータを訂正し、エラーのない訂正されたデータを生成するためのエラー・コレクタ17をも含む。訂正されるべきデータは、データ・バス13によって獲得され、訂正されたデータは、キャッシュ10にライトバックするために書込み回路12に供給される。ECC(エラー訂正コード)ジェネレータ18は、データの行がキャッシュ10に書き込まれる時に、記憶されるべきECCビットを生成するために設けられている。ECCジェネレータ18は、書込み回路12に供給するデータの行を調べ、キャッシュ10に記憶するための適切なECCビットを生成する。
【0012】さらなる、大きなメモリー・ユニットまたはストレージ・ユニット20も、適切な書込み回路21および読み込み回路22によってデータ・バス13に接続されている。ストレージ・ユニット20のアクセスは、プロセッサ11から供給されるアドレス信号によって達成される。
【0013】図3を参照すると、本発明を実施するための代表的な方法を説明する流れ図が示されている。この方法は、キャッシュ10に書込みむ際のソフト・エラーを訂正するために使用される。ブロック30によって示されるように、プロセッサ11は、キャッシュ・オペレーションへの記憶を開始し、データを書き込むことが望まれる特定キャッシュ行のために適切なアドレスをキャッシュ10に送信するものである。ブロック31で表わされる次のステップは、その時点で、プロセッサ11によってアドレスされる所定の記憶行上に常駐する既存のデータを読み込む。ブロック32で示すように、パリティ・チェッカー16は、この既存のデータの各バイトのパリティをチェックし、既存のデータの何れかのバイトに対するパリティ・エラーが検出された場合、パリティ・エラー信号を生成する。
【0014】ブロック33で示すように、パリティ・エラーが検出されない場合、記憶されることが望まれる新しい1つまたは複数のバイトは、既存のデータとマージされ、それによって生じたマージされたデータは、既存のデータを獲得したのと同じ行アドレスのキャッシュ10に書き込まれる。このマージングはデータ・マージ回路14によって達成され、新しいデータ・バイトと既存のデータ・バイトは、データ・バス13によってそこに供給される。その新しいバイトは、新しいバイトによって専有されるバイト位置で既存のバイトに取って代わる。その結果生じるマージされたデータは、書込み回路12によってキャッシュ10に書き込まれる。書込みが成功裏に完了したことに引き続き、新しいデータの行のためのECCビットがキャッシュ10に記憶される。
【0015】一方、ブロック34で示すように、パリティ・エラーがデータの読み出された行に関して検出された場合、キャッシュ・ミスがプロセッサ11に信号で伝えられ、マージされたデータの書込みは発生しない。障害のあるデータの読み出された行は、ブロック35で示すようにストレージ・ユニット20に転送され、プロセッサ11は、キャッシュ10へのこの障害のある行のライトバックを開始するが、このようなライトバックは、障害のあるデータが獲得された同じキャッシュ行に対するものである。ブロック36で示すように、このライトバックおいてECCの検査とエラー訂正が行われる。より具体的には、データの障害のある行はストレージ・ユニット20から読み出され、エラー・コレクタ17に供給される。この実施形態では、エラー・コレクタ17は、シングル・ビットのエラー・コレクタである。したがって、エラー・コレクタ17は、エラー・ビットのビット位置を判定するためにECCビットを含むデータの行全体の、ECCタイプの復号を行う。エラー・コレクタ17は、次いでエラー・ビットの2進状態を反転し、それによって、エラーのないデータの行を生成する。この訂正されたデータの行は、それの以前のアドレスにあるキャッシュ10に書き込まれる。このようにしてソフト・エラーは訂正され、プロセッサ11は、中断されたキャッシュ書込み要求をいつでも再度開始することができるようになる。
【0016】本発明の利点は、ECCエラー訂正オペレーションが必要なときだけ実施されるということである。これは、キャッシュに書き込むたびに実施されるのではなく、ソフト・エラーが発見される比較的まれな機会にのみ実施されるものである。したがって、データの保全性は、システム性能とデータ処理能力の速度への影響を最小限にして維持される。その結果、キャッシュ・ストアは、必要に応じて容易にパイプライン処理することができる。
【0017】本発明が簡易であることは顕著である。より時間の掛かるエラー訂正手続きを実行する必要があるかどうかを判定するために簡単な高速パリティ・チェックが使用される。
【0018】図4に、データのバイトのパリティをチェックするためのパリティ・チェッカー16において使用される排他的論理和回路ツリー40を示す。回路ツリー40には、排他的論理和回路41〜48が含まれており、データ・ビット0〜7はXOR回路41〜44に供給され、パリティ・チェック・ビットPはXOR回路48に供給される。パリティが誤っている場合、出力された行49でエラー信号が生成される。キャッシュ10から読み出されたデータの行にある他のバイトに対しても、ツリー40のような別のXOR回路ツリーが設けられている。
【0019】図5は、図1のエラー・コレクタ17の構成の代表的な形式を示す。図5のエラー・コレクタの実施形態には、異なるデータ・ビットの2進状態を個別に反転するためのマルチプレクサ回路M、M、...M集合が含まれる。データのキャッシュ行の各ビットに1つのマルチプレクサ回路がある。これらのデータ・ビットは、D、D、...Dとして識別される。各データ・ビットDが、そのマルチプレクサの第1の入力に供給される。インバータ回路「I」は、そのデータ・ビットの反転した複製を、そのマルチプレクサの第2の入力に供給する。切替信号Sは、2つの入力のどちらがマルチプレクサのその出力行に渡されることを許可されているかを判定する。データ・ビットにエラーがない場合、反転されていないビットがマルチプレクサの出力に渡される。反対に言えば、データ・ビットにエラーがある場合、反転された複製がマルチプレクサの出力に渡される。このようにして、エラー・データ・ビットの2進状態が反転される。
【0020】図5のエラー・コレクタには、さらに、エラー・ビットのビット位置を判定するためにECCビットを含めてデータのキャッシュ行全体のECCタイプの復号を行うためのデコーダ50が含まれる。デコーダ50は、切替信号出力線S、S、...Sの集合を有し、そのような出力線はデータのキャッシュ行の各ビットにある。これらの切替信号出力線は、マルチプレクサ入力の選択を制御するためにマルチプレクサM、M、...Mのそれぞれに向かう。エラー・Dビットがない場合、すべてのマルチプレクサは、反転されていない入力を選択するためにセットされる。一方、エラー・Dビットがある場合、そのDビットに対するマルチプレクサは、反転された入力を選択するためにそのS信号によってセットされる。
【0021】現時点で本発明の好ましい実施形態と見なされるものを記述したが、当業者には、本発明の範囲を逸脱することなく、様々な変更および修正形態が可能であり、したがって、すべてのそのような変更および修正形態は本発明の趣旨および範囲内に含まれることが明らかになろう。
【図面の簡単な説明】
【図1】本発明の代表的実施形態を示すデータ処理システムのブロック図である。
【図2】図1のキャッシュ・メモリー内のデータの行の内容を示す図である。
【図3】本発明の代表的実施形態を実施するための図1に使用されているステップを示す流れ図である。
【図4】図1のパリティ・チェッカーの一実施形態で使用される排他的論理和ツリーの概略回路図である。
【図5】図1のエラー・コレクタ用の代表的な形式を示す概略的回路図である。

Claims (18)

  1. データ・サンプル内のエラーを訂正するための方法であって、
    データ・サンプルのパリティをチェックし、
    パリティ・エラーが検出された場合に、前記データ・サンプルに対しエラー訂正を実行し、
    パリティ・エラーが検出されなかった場合に、少なくとも1つの後のデータ処理オペレーションにおいて、訂正をすることなく前記データ・サンプルを使用する、
    ことを備えた方法。
  2. 複数バイトのデータ・サンプル内のエラーを訂正するための方法であって、
    複数バイトのデータ・サンプルにおける各バイトのパリティをチェックし、
    何れかのバイトにおいてパリティ・エラーが検出された場合に、前記全データ・サンプルに対しエラー訂正を実行し、
    パリティ・エラーが検出されなかった場合に、少なくとも1つの後のデータ処理オペレーションにおいて、訂正をすることなく前記データ・サンプルを使用する、
    ことを備えた方法。
  3. メモリー内のソフト・エラーを訂正するための方法であって、
    メモリー内の所定の位置からデータを読み出し、
    前記データのパリティをチェックし、
    パリティ・エラーが検出された場合に、前記データに対しエラー訂正を実行すると共に、該訂正されたデータを前記所定のメモリー位置に書き戻す、
    ことを備えた方法。
  4. 前記データが複数バイトのデータ・セグメントであり、各バイトの前記パリティがチェックされ、何れかのバイトにおいてパリティ・エラーが検出された場合に、前記全データ・セグメントに対して前記エラー訂正が実行されるものである請求項3に記載の方法。
  5. メモリー内のソフト・エラーを訂正するための方法であって、
    メモリー内にデータを記憶し、
    前記メモリー内に前記データのパリティ・ビットを記憶し、
    前記メモリー内に前記データのエラー訂正コード・ビットを記憶し、
    前記データ、並びにそのパリティ・ビット及びエラー訂正コード・ビットを、前記メモリーから読み出し、
    前記データの正当性を判断するために前記パリティ・ビットを使用し、
    不正なデータを訂正するために前記エラー訂正コード・ビットを使用する、
    ことを備えた方法。
  6. 前記パリティ・ビットが、前記データのパリティをチェックし、更に、パリティ・エラーが検出された場合のエラー信号を生成するために使用され、
    パリティ・エラーが検出された場合にのみ、前記データに対するエラー訂正が実行されるものである請求項5に記載の方法。
  7. メモリーへのデータ書き込みの際に、メモリー内のソフト・エラーを訂正するための方法であって、
    メモリー内の所定のストレージ行への書き込みを開始し、
    前記所定のストレージ行に現在ある既存データを読み出し、
    前記読み出した既存データのパリティをチェックし、
    パリティ・エラーが検出されなかった場合に、前記既存データに新たなデータをマージすると共に、該マージしたデータを前記メモリー内の前記所定のストレージ行へ書き込み、
    パリティ・エラーが検出された場合に、前記既存データに対しエラー訂正を実行すると共に、該訂正済みデータを前記メモリー内の前記所定のストレージ行へ書き込む、
    ことを備えた方法。
  8. 前記所定のストレージ行への前記書き込みの要求が、前記訂正済みの既存データの書き込みが成功した後に再開される請求項7に記載の方法。
  9. メモリー内のソフト・エラーを訂正するための装置であって、
    データを記憶するためのメモリーと、
    前記メモリーからデータを読み出すための回路と、
    前記読み出したデータのパリティをチェックし、パリティ・エラーが検出された場合にエラー信号を生成するためのパリティ・チェッカーと、
    パリティ・エラーのあるデータを訂正するためのエラー・コレクタと、
    前記パリティ・エラー信号に応じて、訂正済みデータを生成するために、前記読み出したデータが前記エラー・コレクタに提供されるようにする回路と、
    前記メモリーへ前記訂正済みデータを書き戻すための回路と、
    を備えた装置。
  10. 前記メモリーがキャッシュ・メモリーである請求項9に記載の装置。
  11. 前記パリティ・チェッカーが、排他的論理和回路ツリーである請求項9に記載の装置。
  12. 前記エラー・コレクタが、前記読み出されたデータ内のエラー・ビットを特定し、そのビットの2進状態を反転するシングル・ビット・エラー・コレクタである請求項9に記載の装置。
  13. メモリー内のソフト・エラーを訂正するための装置であって、
    データの複数の行を記憶するためのメモリーと、
    前記メモリー内にデータの行を書き込むための書き込み回路であって、前記各行が、複数のデータ・バイト、該データ・バイトに対するパリティ・ビット、及び該行全体に対するエラー訂正コード・ビットを備えているものと、
    前記メモリーからデータの行を読み出すための読み出し回路と、
    前記読み出し回路に接続され、各読み出したバイトのパリティをチェックし、何れかのバイトにおいてパリティ・エラーが検出された場合にエラー信号を生成するパリティ・チェッカーと、
    前記読み出したデータの行においてエラー訂正を実行するためのエラー・コレクタと、
    パリティ・エラー信号に応じて、これに関連する前記読み出されたデータの行が前記エラー・コレクタに提供されるようにし、訂正されたデータの行を生成し、更に、前記訂正されたデータの行を前記メモリーに書き戻すよう、これを前記書き込み回路へ提供する制御回路と、
    を備えた装置。
  14. 前記メモリーがキャッシュ・メモリーであり、
    前記パリティ・チェッカーが、排他的論理和回路ツリーであり、
    前記エラー・コレクタが、前記読み出されたデータの行内のエラー・ビットを特定し、そのビットの2進状態を反転するシングル・ビット・エラー・コレクタである、
    請求項13に記載の装置。
  15. 新しいデータを読み出したデータの行にマージし、該マージしたデータを、前記メモリーに記憶するために前記書き込み回路へ提供するデータ・マージ回路を更に含み、前記制御回路が、パリティ・エラー信号が検出されたときに前記データ・マージ・オペレーションをキャンセルするものである請求項13に記載の装置。
  16. データ・サンプル内のエラーを検出し、訂正する方法であって、
    少なくとも1つのデータ・バイト、各データ・バイト毎の少なくとも1つのパリティ・ビット、及び該データ・サンプルに対する少なくとも1つのエラー訂正コード・ビットを含むデータ・サンプルを、コンピュータ・データ・キャッシュから読み出し、
    前記データ・サンプルに対して、少なくとも1つのデータ・バイトのパリティをチェックし、
    パリティ・エラーが検出された場合に、前記少なくとも1つのエラー訂正コード・ビットを用いて、前記少なくとも1つのデータ・バイトに対してエラー訂正を実行し、訂正された前記少なくとも1つのデータ・バイトを前記キャッシュへ書き戻して、不正な前記少なくとも1つのデータ・バイトを置き換える、
    ことを備えた方法。
  17. 前記データ・サンプル内にパリティ・エラーが検出されなかった場合に、新たなデータを導入し、該修正されたデータ・サンプルを該データ・サンプルが読み出されたキャッシュ上の位置において該キャッシュに書き戻されることにより、前記データ・サンプルが修正されることを許容する、
    ことを更に備えた請求項16に記載の方法。
  18. 前記データ・サンプル内にパリティ・エラーが検出されなかった場合に、前記データ・サンプルが前記キャッシュから読み出され、少なくとも1つのコンピュータ・オペレーションで使用されることを許容する、
    ことを更に備えた請求項16に記載の方法。
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