JPS6310460B2 - - Google Patents

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JPS6310460B2
JPS6310460B2 JP57231874A JP23187482A JPS6310460B2 JP S6310460 B2 JPS6310460 B2 JP S6310460B2 JP 57231874 A JP57231874 A JP 57231874A JP 23187482 A JP23187482 A JP 23187482A JP S6310460 B2 JPS6310460 B2 JP S6310460B2
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data
address
buffer storage
bit error
section
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Motokazu Kato
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Fujitsu Ltd
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Priority to EP83306513A priority patent/EP0112622B1/en
Priority to ES526994A priority patent/ES8407224A1/es
Priority to US06/549,462 priority patent/US4598402A/en
Priority to KR1019830005420A priority patent/KR870001307B1/ko
Priority to BR8306511A priority patent/BR8306511A/pt
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories

Description

【発明の詳細な説明】 発明の技術分野 本発明は、１ビツトエラー訂正・複数ビツトエ
ラー検出を行うECC機能を有するセツト・アソ
シアテイブ方式のバツフア・ストレージの１ビツ
トエラー処理方式に関する。
従来技術と問題点 記憶素子に記憶されているデータの誤りにはソ
フトエラーと呼ばれるα線等によるビツト反転の
誤りがあり、これを訂正するために従来以下のよ
うな方法が考えられてきた。
パトロール機能によるRewrite 部分書込み時のRewrite これらはいずれの場合もECC機能による訂正
であるが、の方法では全部記憶素子をアクセス
するのにかなりの時間を必要とし、またの方法
では部分書込み時のみこれにもとづく訂正が行わ
れるもので、読出し時には訂正されることはな
い。
このため、バツフア・ストレージより１ビツト
エラーが発生したアドレスに対して読出し命令が
実行される度に、１ビツトエラーのマシンチエツ
ク割込みが発生する。またこのマシンチエツク割
込みがある一定時間内に一定回数発生するとソフ
トウエアはシステム・リカバリ（System
Recovery 以下SRという）クラスの割込み制御
マスクをオフにして、以後のSRクラスのマシン
チエツク割込みの報告を受付けないモード
（Quiet Mode）にする。このSRクラスのマシン
チエツク割込みには、前記メモリの１ビツトエラ
ー訂正の他の命令等のリトライ成功などもあるの
で、容易にクワイト・モードになることは好まし
くないにもかかわらずこのような１ビツトエラー
のあるバツフア・ストレージ内のデータに対して
短期間に連続的にアクセスがある場合、クワイ
ト・モードになり易い。
発明の目的 本発明はこのような問題を改善するために、バ
ツフア・ストレージに保持されているデータが主
記憶装置内にリプレースされるとき、そのデータ
に１ビツトエラーがある場合ECC処理部により
この１ビツトエラーのデータが訂正されて主記憶
装置内にリプレースされることを利用して、この
１ビツトエラーが検出されたデータを意図的にリ
プレースし、これにより連続した１ビツトエラー
のデータをアクセスしたことによるマシンチエツ
ク割込みの発生で容易にクワイト・モードになる
ことを防止するようにしたバツフア・ストレージ
の１ビツトエラー処理方式を提供することであ
る。
発明の構成 この目的を達成するために、本発明におけるバ
ツフア・ストレージの１ビツトエラー処理方式で
は、主記憶装置と、該主記憶装置に格納されたデ
ータをセツトアソシアテイブ方式で保持するバツ
フア・ストレージと、１ビツトエラー訂正・複数
ビツトエラー検出機能を有するECC部を有しＮ
ウエイ（Ｎ＝１以上の整数）のリプレイスが可能
なメモリ構造のデータ処理装置において、バツフ
ア・ストレージより読出したデータに１ビツトエ
ラーがあつたときにそのアドレスを保持するエラ
ーデータ・アドレス保持手段と、主記憶装置のア
ドレスを発生するメモリアドレス発生手段を具備
し、前記バツフア・ストレージより読出したデー
タに１ビツトエラーが検出されたとき、そのデー
タの保持されているバツフア・ストレージのセツ
トに対応する主記憶アドレスを複数回前記メモリ
アドレス発生手段により発生させて１ビツトエラ
ーデータを含むバツフア・ストレージの当該セツ
トのデータを主記憶装置にムーブアウトし、この
とき１ビツトエラーの存在する前記データを前記
ECC部により補正したのちに主記憶装置へムー
ブアウトするようにしたことを特徴とする。
発明の実施例 本発明を一実施例にもとづき説明するに先立ち
その原理を簡単に説明する。
主記憶装置に格納されたデータをセツトアソシ
アテイブ方式で中間のバツフア・ストレージで保
持しているときにこのバツフア・ストレージに保
持されているデータを他のデータとリプレースす
るときに、このリプレースによりムーブアウトさ
れたデータに１ビツトエラーがあればECC部は
これを訂正して正しいものにした後に主記憶装置
に格納するように構成されている。したがつて、
通常のアクセスにおいてバツフア・ストレージか
ら読出したデータに１ビツトエラーが存在したと
き、該エラーデータとは同一のセツトではある
が、バツフア・ストレージには含まれていないデ
ータのアドレスを強制的に発生してアクセスすれ
ば、バツフア・ストレージにおいてデータのリプ
レースが起る。そしていままで保持されていたデ
ータが主記憶装置に返送されることになるが、こ
のとき返送データに１ビツトエラーがあれば
ECC部で修正される。その故、このエラーの存
在するセツトの全データを主記憶装置にムーブア
ウトするようにアドレスを複数回（バツフア・ス
トレージの構成によりきまる）発生させれば１ビ
ツトエラーのデータも必らずリプレースされるの
で、そのときこのエラーがECC部で修正されて
主記憶装置に格納されるので、次に実際のアクセ
スで再びバツフア・メモリにリプレースされたと
きには正しいデータになつて保持される。
本発明の一実施例を第１図及び第２図により詳
述する。
第１図は本発明の一実施例構成を示し、第２図
イはエラー・データ・アドレス（Failing
Storage Addres，FSA）、同ロは中間バツフ
ア・ストレージ（グローバル・バツフア・ストレ
ージ，BS），同ハは主記憶装置（メイン・ストレ
ージ・ユニツト、MSU）のメモリ構成状態を示
す。
図中、１は主記憶装置、２は中間バツフア・ス
トレージ（以下バツフア・ストレージという）、
３はECC部、４は制御アドレス部、５はパイプ
ライン処理部、６はタグ部、７は比較器、８はデ
コーダ、９はLRU（Least Recently Used）判定
部、１０はリプレース指示部、１１はデータ・セ
レクタ、１２はデータライン・セレクタ、１３は
エラーアドレス・レジスタ、２０はCPU、２１
はエラーアドレス・レジスタ、２２は読出しアド
レス制御部、２３は読出しアドレス発生部、２４
はセレクタ、２５は第１アドレスレジスタ、２６
は比較器、２７はゲート、２８は第２アドレスレ
ジスタ、２９は読出要求制御部である。
主記憶装置１は、データ処理に必要な各種デー
タが格納されるものであつて、例えば、第２図ハ
に示す如く、セツト０〜1023のセツト構造を有
し、１ブロツクに例えば６４バイトのデータが記
入されている。
バツフア・ストレージ２は主記憶装置１に格納
されたデータがそのアクセス用に保持されるもの
であつて主記憶装置１と同じくセツト０〜1023の
セツト構造を有し、１セツト４ブロツク構成であ
つて主記憶装置１のデータはその同一セツトのバ
ツフア・ストレージのブロツクで保持されるよう
に、セツトアソシアテイブ方式でデータが保持さ
れている。
ECC部３はバツフア・ストレージ２から出力
されたデータに１ビツトエラーがあるときこれを
修正し、また２ビツト以上のエラーがあるときこ
れを検出するものである。
制御アドレス部４はデータ処理に必要なアドレ
スを出力するものである。
パイプライン処理部５は必要とするアクセスデ
ータがバツフア・ストレージ２に存在するか、ま
た読出したデータに１ビツトエラーが存在する
か、等に必要なアドレスを保持するものであり、
パイプライン的に、所要のタイミングで所定の部
分にアドレスを送出するものである。
タグ部６は、バツフア・ストレージ２に格納さ
れているデータの主記憶装置１におけるブロツク
番号を保持するものであつて、これによりアクセ
ス先のデータがバツフア・ストレージ２に保持さ
れているか否かを判別するものである。
LRU判定部９は、バツフア・ストレージ２に
保持されていないブロツクにアクセスされると
き、リブレースすべきブロツクを判定するために
各セツト毎のブロツクに対し最新使用されたもの
がどのような順位になつているかを判定するもの
であり、リプレースの必要のときに、この指示に
よりリブレース指示部１０がリプレースデータを
抽出制御するものである。
データ・セレクタ１１は、バツフア・ストレー
ジより出力されたセツト毎の４ブロツクのデータ
より特定の１ブロツクをセレクトするものであ
り、またデータライン・セレクタ１２は、ECC
部３に対して送出するデータがセレクタ１１の出
力データか、データインされたデータか、主記憶
装置１より出力されたものかのいずれかを選択す
るものである。
読出しアドレス発生部２３は１ビツトエラー検
出のとき、これを補正するため、その１ビツトエ
ラーのあつたデータの保持されているセツトとは
同一セツトではあるが、異なるアドレスのデータ
を発生するものである。例えばバツフア・ストレ
ージ２が各セツト４ブロツク構成のとき、第２図
ロにおけるセツト０のブロツクＡに１ビツトエラ
ーが存在したとき、第２図ハにおけるブロツクＡ
と同一セツトではあるがバツフア・ストレージ２
には保持されていないブロツクのアドレス、例え
ばA1〜A4を発生するものである。したがつて第
２図ロ，ハのように、Ａに続く４つのブロツク
A1〜A4がバツフア・ストレージ２に保持されて
いないときはブロツクＡより次のA1〜A4を４回
連続的に（この例では第２図イのビツト１５から
上位のビツト）変化させればよい。しかしブロツ
クＢに１ビツトエラーが存在したときはこのよう
にしてもバツフア・ストレージ２内に保持された
ブロツクが存在して所望のリプレースは出来ない
こともあり得るので、少なくとも同一セツトで異
なるブロツクアドレスを８回発生させればよい。
読出要求制御部２９は、読出しアドレス発生部
２３から出力されたアドレスにもとづき、主記憶
装置１に対してアクセス要求を行うものである。
次に本発明の動作を第１図及び第２図により説
明する。
いまデータ処理のために必要なデータを主記
憶装置１にアクセスする場合、図示省略したル
ートにより制御アドレス部４にこれが伝達さ
れ、もしバツフア・ストレージ２内に所望のデ
ータが存在すれば、これがタグ部６とパイプラ
イン処理部５から出力されたデータを比較器７
でブロツク番号の一致が得られ、これをデコー
ダ８でデコードして、バツフア・ストレージ２
から出力された同一セツトの中から一致したも
のを選択出力し、これがセレクタ１２を経由し
てECC部３でチエツクされ、エラーがなけれ
ばそのデータが出力されることになる。
上記の場合において、１ビツトエラーの存
在することがECC部３で検出されたとき、
ECC部３ではこれを訂正して正しいデータを
要求元に出力するとともにエラーアドレス・レ
ジスタ１３に制御信号を送出し、そのときパイ
プライン処理部５から伝達されているこの１ビ
ツトエラーの存在したデータのアドレスを、１
ビツトエラー（SE）表示とともにセツトする。
このエラーアドレス・レジスタ１３にセツト
されたデータはCPU２０に伝達され、CPU２
０のエラーアドレス・レジスタ２１にそのアド
レスがセツトされるとともに１ビツトエラー訂
正処理制御が開始される。
CPU２０では、読出しアドレス制御部２２
が動作して、エラーアドレス・レジスタ２１よ
り例えばその上位26ビツト（エラーブロツクに
対応するもの）をセレクタ２４を経由して第１
アドレス・レジスタ２５にセツトさせ、これに
より読出しアドレス発生部２３から先ず上位26
ビツトが同一で、下位がオール０のアドレスを
発生させる。そしてこれがセレクタ２４、第１
アドレス・レジスタ２５を経由してゲート２７
に伝達されるが、このとき比較器２６において
そのブロツク番号部分の比較が行われるこのと
き最初は一致するので、ゲート２７はオフとな
る。
次に読出しアドレス発生部２３はその上位16
ビツトを＋１したアドレスを発生し、これが同
様に第１アドレス・レジスタ２５にセツトさ
れ、また比較器２６で比較されるが、今度はブ
ロツク番号が異なるので、ゲート２７はオンに
制御され、第２アドレス・レジスタ２８にこの
読出しアドレス発生部２３から発生されたアド
レスがセツトされる。そして読出要求制御部２
９はこれにより主記憶装置１に対してアクセス
要求を行い、このアクセス要求が制御アドレス
部４に伝達される。
制御アドレス部４はこれにもとづきタグ部６
を比較器７により照合するが、一致したブロツ
ク番号は存在しない。したがつてリプレース指
示部１０はLRU判定部９から指示されたブロ
ツクをバツフア・ストレージ２からムーブアウ
トして前記アクセス要求のあつたアドレスのブ
ロツクを主記憶装置１より読取してこれをバツ
フア・ストレージ２に保持する。このとき前記
ムーブアウトされたデータはECC部３により
チエツクされ、１ビツトエラーがあればこれが
補正されたのちに主記憶装置１に格納されるこ
とになる。
このようなことが前記読出しアドレス発生部
２３からアドレスが発生されるごとに行われ
る。したがつてバツフア・ストレージ２に格納
されたブロツクが、セツト内に近接したものが
なければ第２図ロのようなバツフア・ストレー
ジでは４回アドレスを連続出力することによ
り、その１ビツトエラーの存在したブロツクを
ムーブアウトしてEC部３で補正したのちに主
記憶装置１に格納できるので、次のアクセスの
ときこれを読出せば正しいデータを得ることが
できる。このようにして１ビツトエラーのデー
タをリプレースしたのち、ソフトウエアにマシ
ンチエツク割込みを発生させて処理を終了す
る。勿論同一セツト内に隣接したブロツクが存
在するときでも最大８回アドレスを発生させれ
ば確実に更新できる。したがつてこの読出しア
ドレス発生部２３のアドレス発生回数は、その
データ処理状態に応じて選定できるように構成
することもできる。又、LRU判定部９による
リプレースが完全に行われるとすれば、同一セ
ツト内に隣接したブロツクがあつたとしても、
最低４回の異なるアドレスを発生させれば、エ
ラーブロツクは確実に追い出される。LRU判
定部９が簡易LRU方式をとつているような場
合でも、最大８回のアドレス発生によつて目的
を達成することができる。
また、データのリプレース回数はメモリ構造
にもよるので、バツフア・ストレージが階層構
造の場合にはこのことも考慮して、必らず誤つ
たデータをリプレースできる値に設定しなけれ
ばならない。
本発明ではバツフア・ストレージに１ビツトエ
ラーを検出すると、ソフトウエアにマシンチエツ
ク割込みを発生させないで、一たんフアームウエ
アに割込み、フアームウエアでは前記割込み原因
が１ビツトエラーであることを認識して上記誤つ
たデータのアドレスを読出し、前記処理を行うこ
とになる。
発明の効果 本発明によれば、Ｎウエイのリプレースが可能
なバツフア・ストレージに１ビツトエラーを検出
したとき、同一セツトレベルに少なくともＮ回ア
クセスしてこれを確実に訂正することができるの
で、連続的にこのデータにアクセスされるような
場合でも効率的にデータ処理を遂行することがで
きる。
【図面の簡単な説明】
第１図は本発明の一実施例構成図、第２図イは
エラー・データ・アドレス、同ロはバツフア・ス
トレージ、同ハは主記憶装置のメモリ構成状態を
示す。 図中、１は主記憶装置、２は中間バツフア・ス
トレージ、３はECC部、４は制御アドレス部、
５はパイプライン処理部、６はタグ部、７は比較
器、８はデコーダ、９はLRU判定部、１０はリ
プレース指示部、１１はデータ・セレクタ、１２
はデータライン・セレクタ、１３はエラーアドレ
ス・レジスタ、２０はCPU、２１はエラーアド
レス・レジスタ、２２は読出しアドレス制御部、
２３は読出しアドレス発生部、２４はセレクタ、
２５は第１アドレスレジスタ、２６は比較器、２
７はゲート、２８は第２アドレスレジスタ、２９
は読出要求制御部である。

Claims (1)

    【特許請求の範囲】
  1. １ 主記憶装置と、該主記憶装置に格納されたデ
    ータをセツトアソシアテイブ方式で保持するバツ
    フア・ストレージと、１ビツトエラー訂正・複数
    ビツトエラー検出機能を有するECC部を有しＮ
    ウエイ（Ｎ＝１以上の整数）のリプレイスが可能
    なメモリ構造のデータ処理装置において、バツフ
    ア・ストレージより読出したデータに１ビツトエ
    ラーがあつたときにそのアドレスを保持するエラ
    ーデータ・アドレス保持手段と、主記憶装置のア
    ドレスを発生するメモリアドレス発生手段を具備
    し、前記バツフア・ストレージより読出したデー
    タに１ビツトエラーが検出されたとき、そのデー
    タの保持されているバツフア・ストレージのセツ
    トに対応する主記憶アドレスを複数回前記メモリ
    アドレス発生手段により発生させて１ビツトエラ
    ーデータを含むバツフア・ストレージの当該セツ
    トのデータを主記憶装置にムーブアウトし、この
    とき１ビツトエラーの存在する前記データを前記
    ECC部により補正したのちに主記憶装置へムー
    ブアウトするようにしたことを特徴とするバツフ
    ア・ストレージの１ビツトエラー処理方式。
JP57231874A 1982-12-25 1982-12-25 バツフア・ストレ−ジの１ビツトエラ−処理方式 Granted JPS59117800A (ja)

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JP57231874A JPS59117800A (ja) 1982-12-25 1982-12-25 バツフア・ストレ−ジの１ビツトエラ−処理方式
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Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57231874A JPS59117800A (ja) 1982-12-25 1982-12-25 バツフア・ストレ−ジの１ビツトエラ−処理方式

Publications (2)

Publication Number Publication Date
JPS59117800A JPS59117800A (ja) 1984-07-07
JPS6310460B2 true JPS6310460B2 (ja) 1988-03-07

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ID=16930371

Family Applications (1)

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EP (1) EP0112622B1 (ja)
JP (1) JPS59117800A (ja)
KR (1) KR870001307B1 (ja)
AU (1) AU547385B2 (ja)
BR (1) BR8306511A (ja)
CA (1) CA1206265A (ja)
DE (1) DE3381024D1 (ja)
ES (1) ES8407224A1 (ja)

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