JPH05165719A - メモリアクセス処理装置 - Google Patents
メモリアクセス処理装置Info
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- JPH05165719A JPH05165719A JP3353057A JP35305791A JPH05165719A JP H05165719 A JPH05165719 A JP H05165719A JP 3353057 A JP3353057 A JP 3353057A JP 35305791 A JP35305791 A JP 35305791A JP H05165719 A JPH05165719 A JP H05165719A
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- 238000001514 detection method Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 13
- 230000010365 information processing Effects 0.000 claims description 2
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005260 alpha ray Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 性能の低下を最小限に抑え、また、システム
を停止せず適切なエラー処理が行えるようにする。 【構成】 キャッシュメモリを有するメモリアクセス処
理装置において、アドレスアレイ６，データアレイ５，
主記憶用メモリにソフトエラーが発生したときに、アド
レスアレイ６のＶ／Ｍビットを適当に設定し、データ矛
盾のないようなスワップを行うことにより自動的に再書
き込みを行い正しいデータに書き換える構成にした。
を停止せず適切なエラー処理が行えるようにする。 【構成】 キャッシュメモリを有するメモリアクセス処
理装置において、アドレスアレイ６，データアレイ５，
主記憶用メモリにソフトエラーが発生したときに、アド
レスアレイ６のＶ／Ｍビットを適当に設定し、データ矛
盾のないようなスワップを行うことにより自動的に再書
き込みを行い正しいデータに書き換える構成にした。
Description
【０００１】
【産業上の利用分野】本発明は演算処理装置に係り、特
に入出力処理装置およびメインメモリとに接続されたス
ワップ方式のキャッシュメモリを備えたメモリアクセス
処理装置のエラー処理に関するものである。
に入出力処理装置およびメインメモリとに接続されたス
ワップ方式のキャッシュメモリを備えたメモリアクセス
処理装置のエラー処理に関するものである。
【０００２】
【従来の技術】従来、この種のスワップ方式のキャッシ
ュメモリを内部に備えたメモリアクセス処理装置におい
ては、メモリアクセスはすべてキャッシュ内で行うた
め、要求元からの書き込み指示にたいしてもキャッシュ
内のみに書き込みを行うだけで主記憶装置には書き込み
を行わない。したがって、通常状態ではキャッシュの内
容と主記憶装置の内容は不一致である。一方、キャッシ
ュメモリの主要な構成要素であるアドレスアレイおよび
データアレイは通常ＲＡＭ素子で構成されていて、α線
などによりデータが反転してエラーとなる（以下、この
ようなエラーをソフトエラーと呼称する）可能性がある
ため、通常はデータと共にエラー訂正のための情報を同
時に保持し、読み出した時にその内容をチェックしエラ
ーがあれば訂正を行っている。また、主記憶装置におい
ても同様にＲＡＭ素子で構成されているためやはりソフ
トエラーが発生するため、エラー訂正のための情報を保
持し読み出したときにエラーをチェックしエラーがあれ
ば訂正を行っている。また、このようなスワップ方式の
キャッシュにおいては通常状態ではキャッシュと主記憶
装置の内容は不一致であるため新たなアクセスによって
キャッシュの内容が塗り変えられる時にキャッシュの内
容を主記憶装置へ書き戻して一致性を補償している。こ
のため主記憶装置へ書き戻すときに読み出す内容は要求
元からのメモリアクセスとは無関係であるのが普通であ
る。
ュメモリを内部に備えたメモリアクセス処理装置におい
ては、メモリアクセスはすべてキャッシュ内で行うた
め、要求元からの書き込み指示にたいしてもキャッシュ
内のみに書き込みを行うだけで主記憶装置には書き込み
を行わない。したがって、通常状態ではキャッシュの内
容と主記憶装置の内容は不一致である。一方、キャッシ
ュメモリの主要な構成要素であるアドレスアレイおよび
データアレイは通常ＲＡＭ素子で構成されていて、α線
などによりデータが反転してエラーとなる（以下、この
ようなエラーをソフトエラーと呼称する）可能性がある
ため、通常はデータと共にエラー訂正のための情報を同
時に保持し、読み出した時にその内容をチェックしエラ
ーがあれば訂正を行っている。また、主記憶装置におい
ても同様にＲＡＭ素子で構成されているためやはりソフ
トエラーが発生するため、エラー訂正のための情報を保
持し読み出したときにエラーをチェックしエラーがあれ
ば訂正を行っている。また、このようなスワップ方式の
キャッシュにおいては通常状態ではキャッシュと主記憶
装置の内容は不一致であるため新たなアクセスによって
キャッシュの内容が塗り変えられる時にキャッシュの内
容を主記憶装置へ書き戻して一致性を補償している。こ
のため主記憶装置へ書き戻すときに読み出す内容は要求
元からのメモリアクセスとは無関係であるのが普通であ
る。
【０００３】
【発明が解決しようとする課題】上述した従来の方式で
は、キャッシュメモリのＲＡＭがソフトエラー等で一度
障害が発生した場合には、読み出しを行った時にエラー
訂正を行うだけであるのでエラーを起こしたところはそ
の後に書き換えが行われるまで読み出される度に訂正が
行われることになる。ここで、エラー訂正の処理は通常
の読み出し処理よりも時間がかかり性能が低下するた
め、一度ソフトエラー等によりメモリのエラー状態にな
ると再び書き込みが行われて正しいデータでおきかわる
まで長い時間処理性能が低下するという課題があった。
また、主記憶装置の場合にはプログラムコードのエリア
のようにほとんど書き換えが起こらないようなエリアが
あり、このようなエリアはスワップ方式のキャッシュの
場合でもスワップが起きないため、一度ソフトエラーが
発生すると長時間に亘って読み出す度にエラー訂正が働
き性能が低下するという課題があった。また、スワップ
アウト時のキャッシュの読み出しの時のエラーで、訂正
が不可であるような場合は、従来装置ではその時の要求
元からはスワップアウトされるデータがどの要求元のど
のような処理のときのものか判断できないため、その時
点でシステムダウンにしてシステムを停止させなけらば
ならないという課題があった。
は、キャッシュメモリのＲＡＭがソフトエラー等で一度
障害が発生した場合には、読み出しを行った時にエラー
訂正を行うだけであるのでエラーを起こしたところはそ
の後に書き換えが行われるまで読み出される度に訂正が
行われることになる。ここで、エラー訂正の処理は通常
の読み出し処理よりも時間がかかり性能が低下するた
め、一度ソフトエラー等によりメモリのエラー状態にな
ると再び書き込みが行われて正しいデータでおきかわる
まで長い時間処理性能が低下するという課題があった。
また、主記憶装置の場合にはプログラムコードのエリア
のようにほとんど書き換えが起こらないようなエリアが
あり、このようなエリアはスワップ方式のキャッシュの
場合でもスワップが起きないため、一度ソフトエラーが
発生すると長時間に亘って読み出す度にエラー訂正が働
き性能が低下するという課題があった。また、スワップ
アウト時のキャッシュの読み出しの時のエラーで、訂正
が不可であるような場合は、従来装置ではその時の要求
元からはスワップアウトされるデータがどの要求元のど
のような処理のときのものか判断できないため、その時
点でシステムダウンにしてシステムを停止させなけらば
ならないという課題があった。
【０００４】
【課題を解決するための手段】本発明のメモリアクセス
処理装置は、入出力装置または演算処理装置と主記憶装
置に接続され、主記憶装置の内容の一部の写しを保持す
るデータアレイと、このデータアレイの内容が主記憶装
置上のどの部分に対応するかを示す情報とデータアレイ
の内容が書き換えられたかどうかを示すＭビットとアド
レスアレイの内容が有効かどうかを示すＶビットを有す
るアドレスアレイを有し、入出力装置または演算処理装
置からのメモリアクセスの要求がデータアレイ内で処理
可能な場合にはその要求が書き込み読み出しにかかわら
ずデータアレイ内でのみ処理し、処理不可能な場合には
主記憶装置から対応するブロックを読み出し、データア
レイへ書き込むと共に要求元の要求する処理を行い、こ
のとき新たに書き込まれるデータアレイのブロックがす
でに書き換えられていたら（対応するアドレスアレイの
Ｍビットが有効の場合）書き込みの前にそのブロックの
データを読み出して主記憶装置の対応するブロックへ書
き込んでおくような動作をするスワップ方式のキャッシ
ュを有し、上記の主記憶装置にそのデータの障害を検出
し訂正するための情報を有しその情報により主記憶のエ
ラーの有無を検出しエラーが訂正能力の範囲内である場
合にはそのエラーを訂正し、範囲外である場合にはエラ
ーの検出のみ行う第１のエラー検出訂正手段を有する情
報処理装置において、アドレスアレイのＭビットを強制
的に有効にするＭビット変更手段を有し、また、データ
アレイ内にそのデータの障害を検出し訂正するための情
報を有しデータアレイを読み出したときにその情報によ
りエラーの有無を検出しエラーが訂正能力の範囲内であ
る場合にはそのエラーを訂正し、範囲外である場合には
エラーの検出のみ行う第２のエラー検出訂正手段と、デ
ータアレイのデータを強制的に主記憶装置へスワップア
ウトする強制スワップ手段とを有し、アドレスアレイの
Ｖビットを強制的に無効にするＶビット無効化手段を有
し、主記憶装置へ書き込むデータを訂正不能エラーに変
換するエラーデータ発生手段を有し、アドレスアレイ内
にそのデータの障害を検出し訂正するための情報を有し
アドレスアレイを読み出したときにその情報によりエラ
ーの有無を検出しエラーが訂正能力の範囲内である場合
にはそのエラーを訂正し、範囲外である場合にはエラー
の検出のみ行う第３のエラー検出訂正手段を備えてなる
ものである。
処理装置は、入出力装置または演算処理装置と主記憶装
置に接続され、主記憶装置の内容の一部の写しを保持す
るデータアレイと、このデータアレイの内容が主記憶装
置上のどの部分に対応するかを示す情報とデータアレイ
の内容が書き換えられたかどうかを示すＭビットとアド
レスアレイの内容が有効かどうかを示すＶビットを有す
るアドレスアレイを有し、入出力装置または演算処理装
置からのメモリアクセスの要求がデータアレイ内で処理
可能な場合にはその要求が書き込み読み出しにかかわら
ずデータアレイ内でのみ処理し、処理不可能な場合には
主記憶装置から対応するブロックを読み出し、データア
レイへ書き込むと共に要求元の要求する処理を行い、こ
のとき新たに書き込まれるデータアレイのブロックがす
でに書き換えられていたら（対応するアドレスアレイの
Ｍビットが有効の場合）書き込みの前にそのブロックの
データを読み出して主記憶装置の対応するブロックへ書
き込んでおくような動作をするスワップ方式のキャッシ
ュを有し、上記の主記憶装置にそのデータの障害を検出
し訂正するための情報を有しその情報により主記憶のエ
ラーの有無を検出しエラーが訂正能力の範囲内である場
合にはそのエラーを訂正し、範囲外である場合にはエラ
ーの検出のみ行う第１のエラー検出訂正手段を有する情
報処理装置において、アドレスアレイのＭビットを強制
的に有効にするＭビット変更手段を有し、また、データ
アレイ内にそのデータの障害を検出し訂正するための情
報を有しデータアレイを読み出したときにその情報によ
りエラーの有無を検出しエラーが訂正能力の範囲内であ
る場合にはそのエラーを訂正し、範囲外である場合には
エラーの検出のみ行う第２のエラー検出訂正手段と、デ
ータアレイのデータを強制的に主記憶装置へスワップア
ウトする強制スワップ手段とを有し、アドレスアレイの
Ｖビットを強制的に無効にするＶビット無効化手段を有
し、主記憶装置へ書き込むデータを訂正不能エラーに変
換するエラーデータ発生手段を有し、アドレスアレイ内
にそのデータの障害を検出し訂正するための情報を有し
アドレスアレイを読み出したときにその情報によりエラ
ーの有無を検出しエラーが訂正能力の範囲内である場合
にはそのエラーを訂正し、範囲外である場合にはエラー
の検出のみ行う第３のエラー検出訂正手段を備えてなる
ものである。
【０００５】
【作用】本発明においては、アドレスアレイ，データア
レイおよび主記憶装置で訂正可能エラーが発生したと
き、アドレスアレイのＶビットおよびＭビットを適切に
登録し、また、データ矛盾の発生しないように強制的に
データのスワップアウトを行わせる。
レイおよび主記憶装置で訂正可能エラーが発生したと
き、アドレスアレイのＶビットおよびＭビットを適切に
登録し、また、データ矛盾の発生しないように強制的に
データのスワップアウトを行わせる。
【０００６】
【実施例】図１は本発明の一実施例を示すブロック図で
ある。この図１において、１−１，１−２は演算処理装
置、２は入出力処理装置、３は主記憶装置、４はメモリ
アクセス処理装置である。５は、主記憶装置３の内容の
一部の写しを保持するデータアレイ、６はこのデータア
レイ５の内容が主記憶装置３上のどの部分に対応するか
を示す情報とデータアレイ５の内容が書き換えられたか
どうかを示すＭビットとアドレスアレイの内容が有効か
どうかを示すＶビットを保持するアドレスアレイ、７は
主記憶装置３にそのデータの障害を検出し訂正するため
の情報を有しその情報により主記憶のエラーの有無を検
出しエラーが訂正能力の範囲内である場合にはそのエラ
ーを訂正し、範囲外である場合にはエラーの検出のみ行
うようなエラー検出訂正手段、８はアドレスアレイ６の
Ｍビットを強制的に有効にするＭビット変更手段であ
る。
ある。この図１において、１−１，１−２は演算処理装
置、２は入出力処理装置、３は主記憶装置、４はメモリ
アクセス処理装置である。５は、主記憶装置３の内容の
一部の写しを保持するデータアレイ、６はこのデータア
レイ５の内容が主記憶装置３上のどの部分に対応するか
を示す情報とデータアレイ５の内容が書き換えられたか
どうかを示すＭビットとアドレスアレイの内容が有効か
どうかを示すＶビットを保持するアドレスアレイ、７は
主記憶装置３にそのデータの障害を検出し訂正するため
の情報を有しその情報により主記憶のエラーの有無を検
出しエラーが訂正能力の範囲内である場合にはそのエラ
ーを訂正し、範囲外である場合にはエラーの検出のみ行
うようなエラー検出訂正手段、８はアドレスアレイ６の
Ｍビットを強制的に有効にするＭビット変更手段であ
る。
【０００７】ここで、入出力装置２または演算処理装置
１−１，１−２からのメモリアクセスの要求がデータア
レイ５内で処理可能な場合（以下、キャッシュヒットと
呼称する）にはその要求が書き込み読み出しにかかわら
ずデータアレイ内でのみ処理し、処理不可能な場合（以
下、キャッシュミスと呼称する）には主記憶装置３から
対応するブロックを読み出し、データアレイ５へ書き込
むと共に要求元の要求する処理を行い、このとき新たに
書き込まれるデータアレイのブロックがすでに書き換え
られていたら（対応するアドレスアレイのＭビットが有
効の場合）書き込みの前にそのブロックのデータを読み
出して主記憶装置３の対応するブロックへ書き込んでお
くような動作（以下、スワップアウトと呼称する）をす
るスワップ方式のキャッシュを有している。そして、主
記憶をリードしデータアレイ５にデータを登録し、対応
するアドレスをアドレスアレイ６に登録するときにエラ
ー検出訂正手段７により主記憶の訂正可能なエラーが検
出された場合には、Ｍビット変更手段８により強制的に
Ｍビットを有効状態にしてアドレスアレイ６に登録する
ように構成されている。
１−１，１−２からのメモリアクセスの要求がデータア
レイ５内で処理可能な場合（以下、キャッシュヒットと
呼称する）にはその要求が書き込み読み出しにかかわら
ずデータアレイ内でのみ処理し、処理不可能な場合（以
下、キャッシュミスと呼称する）には主記憶装置３から
対応するブロックを読み出し、データアレイ５へ書き込
むと共に要求元の要求する処理を行い、このとき新たに
書き込まれるデータアレイのブロックがすでに書き換え
られていたら（対応するアドレスアレイのＭビットが有
効の場合）書き込みの前にそのブロックのデータを読み
出して主記憶装置３の対応するブロックへ書き込んでお
くような動作（以下、スワップアウトと呼称する）をす
るスワップ方式のキャッシュを有している。そして、主
記憶をリードしデータアレイ５にデータを登録し、対応
するアドレスをアドレスアレイ６に登録するときにエラ
ー検出訂正手段７により主記憶の訂正可能なエラーが検
出された場合には、Ｍビット変更手段８により強制的に
Ｍビットを有効状態にしてアドレスアレイ６に登録する
ように構成されている。
【０００８】９はデータアレイ５内にそのデータの障害
を検出し訂正するための情報を有しデータアレイ５を読
み出したときにその情報によりエラーの有無を検出しエ
ラーが訂正能力の範囲内である場合にはそのエラーを訂
正し、範囲外である場合にはエラーの検出のみ行うエラ
ー検出訂正手段、１０はデータアレイ５のデータを強制
的に主記憶装置３へスワップアウトする強制スワップ手
段である。そして、要求元からのメモリアクセス処理が
キャッシュヒットの場合でデータアレイ５を読み出した
ときエラー検出訂正手段９によりデータアレイ５の訂正
可能なエラーが検出されたときに、対応するアドレスア
レイのＭビットが有効の場合にはデータアレイ５の内容
を強制的にメインメモリへスワップアウトするように構
成されている。
を検出し訂正するための情報を有しデータアレイ５を読
み出したときにその情報によりエラーの有無を検出しエ
ラーが訂正能力の範囲内である場合にはそのエラーを訂
正し、範囲外である場合にはエラーの検出のみ行うエラ
ー検出訂正手段、１０はデータアレイ５のデータを強制
的に主記憶装置３へスワップアウトする強制スワップ手
段である。そして、要求元からのメモリアクセス処理が
キャッシュヒットの場合でデータアレイ５を読み出した
ときエラー検出訂正手段９によりデータアレイ５の訂正
可能なエラーが検出されたときに、対応するアドレスア
レイのＭビットが有効の場合にはデータアレイ５の内容
を強制的にメインメモリへスワップアウトするように構
成されている。
【０００９】１１はアドレスアレイ６のＶビットを強制
的に無効にするＶビット無効化手段で、上記と同様な動
作のときにエラー検出訂正手段９により訂正可能エラー
が検出された場合で対応するアドレスアレイのＭビット
が無効であった場合には、アドレスアレイ６のＶビット
を無効にするように構成されている。そして、エラー検
出訂正手段９によりデータアレイ５の訂正不能エラーが
検出された場合で、対応するアドレスアレイのＭビット
が無効であった場合に、アドレスアレイ６のＶビットを
無効にするように構成されている。１３は主記憶装置へ
書き込むデータを訂正不能エラーに変換するエラーデー
タ発生手段で、キャッシュミスのスワップアウト処理の
時にデータアレイ５のエラー検出訂正手段９においてデ
ータアレイの読み出しデータに訂正不能のエラーが検出
されたときに、主記憶装置３に訂正不能データを書き込
むように構成されている。
的に無効にするＶビット無効化手段で、上記と同様な動
作のときにエラー検出訂正手段９により訂正可能エラー
が検出された場合で対応するアドレスアレイのＭビット
が無効であった場合には、アドレスアレイ６のＶビット
を無効にするように構成されている。そして、エラー検
出訂正手段９によりデータアレイ５の訂正不能エラーが
検出された場合で、対応するアドレスアレイのＭビット
が無効であった場合に、アドレスアレイ６のＶビットを
無効にするように構成されている。１３は主記憶装置へ
書き込むデータを訂正不能エラーに変換するエラーデー
タ発生手段で、キャッシュミスのスワップアウト処理の
時にデータアレイ５のエラー検出訂正手段９においてデ
ータアレイの読み出しデータに訂正不能のエラーが検出
されたときに、主記憶装置３に訂正不能データを書き込
むように構成されている。
【００１０】そして、アドレスアレイ６内にそのデータ
の障害を検出し訂正するための情報を有しアドレスアレ
イを読み出したときにその情報によりエラーの有無を検
出しエラーが訂正能力の範囲内である場合にはそのエラ
ーを訂正し、範囲外である場合にはエラーの検出のみ行
うエラー検出訂正手段１２を有し、要求元からのメモリ
アクセス動作時にアドレスアレイを読み出したときにこ
のエラー検出訂正手段１２により訂正可能エラーが検出
された場合でキャッシュヒットの処理のときＭビットが
無効である場合には、Ｖビット無効化手段１１によりＶ
ビットを無効にするように構成されている。また、上記
と同様な動作時にＭビットが有効であった場合には、強
制スワップ手段１０により強制的にスワップアウトを行
うように構成されている。また、エラー検出訂正手段１
２で訂正可能エラーが検出された場合でキャッシュミス
の処理の場合に、一連のキャッシュミスの処理を行った
とき１のＭビット変更手段８によりアドレスアレイのＭ
ビットを強制的に有効状態にしてアドレスアレイに登録
するように構成されている。
の障害を検出し訂正するための情報を有しアドレスアレ
イを読み出したときにその情報によりエラーの有無を検
出しエラーが訂正能力の範囲内である場合にはそのエラ
ーを訂正し、範囲外である場合にはエラーの検出のみ行
うエラー検出訂正手段１２を有し、要求元からのメモリ
アクセス動作時にアドレスアレイを読み出したときにこ
のエラー検出訂正手段１２により訂正可能エラーが検出
された場合でキャッシュヒットの処理のときＭビットが
無効である場合には、Ｖビット無効化手段１１によりＶ
ビットを無効にするように構成されている。また、上記
と同様な動作時にＭビットが有効であった場合には、強
制スワップ手段１０により強制的にスワップアウトを行
うように構成されている。また、エラー検出訂正手段１
２で訂正可能エラーが検出された場合でキャッシュミス
の処理の場合に、一連のキャッシュミスの処理を行った
とき１のＭビット変更手段８によりアドレスアレイのＭ
ビットを強制的に有効状態にしてアドレスアレイに登録
するように構成されている。
【００１１】１４−１は演算処理装置１−１の出力を受
け付ける受付手段、１４−２は演算処理装置１−２の出
力を受け付ける受付手段、１４−３は入出力処理装置２
の出力を受け付ける受付手段、１５はこれら受付手段１
４−１〜１４−３およびアドレスレジスタ２１の出力の
何れか１つを選択する選択手段、１６はこの選択手段１
５の出力を入力とするアドレスレジスタ、１７はこのア
ドレスレジスタ１６の出力とエラー検出訂正手段１２の
出力を比較する比較手段、１８はエラー検出訂正手段１
２の出力を入力とするスワップアドレスレジスタ、１９
はアドレスレジスタ１６の出力を入力とするアドレスレ
ジスタ、２０はこのアドレスレジスタ１９の出力とスワ
ップアドレスレジスタ１８の出力の何れか１つを選択す
る選択手段、２１はアドレスレジスタ１９の出力を入力
とするアドレスレジスタである。
け付ける受付手段、１４−２は演算処理装置１−２の出
力を受け付ける受付手段、１４−３は入出力処理装置２
の出力を受け付ける受付手段、１５はこれら受付手段１
４−１〜１４−３およびアドレスレジスタ２１の出力の
何れか１つを選択する選択手段、１６はこの選択手段１
５の出力を入力とするアドレスレジスタ、１７はこのア
ドレスレジスタ１６の出力とエラー検出訂正手段１２の
出力を比較する比較手段、１８はエラー検出訂正手段１
２の出力を入力とするスワップアドレスレジスタ、１９
はアドレスレジスタ１６の出力を入力とするアドレスレ
ジスタ、２０はこのアドレスレジスタ１９の出力とスワ
ップアドレスレジスタ１８の出力の何れか１つを選択す
る選択手段、２１はアドレスレジスタ１９の出力を入力
とするアドレスレジスタである。
【００１２】つぎにこの図に示す実施例の動作を説明す
る。まず、演算処理装置１−１，１−２および入出力処
理装置２等の要求元からのメモリアクセスの要求がそれ
ぞれの受付手段１４−１，１４−２，１４−３で受け付
けられる。この受け付けられた要求は選択手段１５によ
りその中の一つが選ばれて処理される。受け付けられた
要求元のアドレスはアドレスレジスタ１６に送られその
下位のアドレスでアドレスアレイ６の内容が読み出さ
れ、エラー検出訂正手段１２によりエラーがチェックさ
れ、エラーがあれば訂正される。読み出された内容は比
較手段１７によりアドレスレジスタ１６の上位アドレス
と比較され、要求元の要求するアドレスの内容が、対応
するデータアレイ５の中に存在するかどうか調べられる
（このような一連の動作をアドレスアレイの索引と呼称
する）。
る。まず、演算処理装置１−１，１−２および入出力処
理装置２等の要求元からのメモリアクセスの要求がそれ
ぞれの受付手段１４−１，１４−２，１４−３で受け付
けられる。この受け付けられた要求は選択手段１５によ
りその中の一つが選ばれて処理される。受け付けられた
要求元のアドレスはアドレスレジスタ１６に送られその
下位のアドレスでアドレスアレイ６の内容が読み出さ
れ、エラー検出訂正手段１２によりエラーがチェックさ
れ、エラーがあれば訂正される。読み出された内容は比
較手段１７によりアドレスレジスタ１６の上位アドレス
と比較され、要求元の要求するアドレスの内容が、対応
するデータアレイ５の中に存在するかどうか調べられる
（このような一連の動作をアドレスアレイの索引と呼称
する）。
【００１３】そして、このようなアドレスアレイの索引
の結果、データアレイ５の中に要求データが存在する場
合（この場合をキャッシュヒットと呼称する）にはアド
レスレジスタ１６の内容をアドレスレジスタ１９へ送り
要求元の要求内容に応じてリードまたはライトをデータ
アレイ５内で処理する。また、アドレスアレイ６の索引
の結果データアレイ５の中に存在しない場合（この場合
をキャッシュミスと呼称する）は、主記憶装置３のアク
セスを行い必要な内容を主記憶装置３から読み出し、要
求がリードであれば要求元に必要なデータを送り、これ
と同時にデータアレイ５に書き込み、またライトであれ
ば書き込みデータと主記憶装置３の読み出しデータに合
成した後データアレイ５に書き込みを行う。このときア
ドレスアレイ６内のＭビットを読み出してこれが有効か
どうか調べ、対応するデータアレイ５の内容が書き換え
られていたかどうか調べる。この結果もし書き換えられ
ていることを示していたならばアドレスアレイ５の内容
が読み出されているスワップアドレスレジスタ１８の示
す主記憶装置３のアドレスにデータアレイ５の内容を、
先の主記憶装置読み出しの前にスワップアウトしてお
く。ここで、アドレスアレイ６のＭビットの登録方法
は、つぎのようにして行われる。要求元の要求がライト
の場合でアドレスアレイ６を索引した結果キャッシュヒ
ットであった場合には、同時にＭビットを読み出す。こ
の結果Ｍビット無効でまだ一度も書き換えられていない
ことを示していたらＭビットを有効にし、書き換えを示
すようにする。また、要求がライトでキャッシュミスの
場合には、主記憶装置３のデータをアドレスアレイ６に
書き込むときにＭビットを有効にして書き換えを示すよ
うにする。
の結果、データアレイ５の中に要求データが存在する場
合（この場合をキャッシュヒットと呼称する）にはアド
レスレジスタ１６の内容をアドレスレジスタ１９へ送り
要求元の要求内容に応じてリードまたはライトをデータ
アレイ５内で処理する。また、アドレスアレイ６の索引
の結果データアレイ５の中に存在しない場合（この場合
をキャッシュミスと呼称する）は、主記憶装置３のアク
セスを行い必要な内容を主記憶装置３から読み出し、要
求がリードであれば要求元に必要なデータを送り、これ
と同時にデータアレイ５に書き込み、またライトであれ
ば書き込みデータと主記憶装置３の読み出しデータに合
成した後データアレイ５に書き込みを行う。このときア
ドレスアレイ６内のＭビットを読み出してこれが有効か
どうか調べ、対応するデータアレイ５の内容が書き換え
られていたかどうか調べる。この結果もし書き換えられ
ていることを示していたならばアドレスアレイ５の内容
が読み出されているスワップアドレスレジスタ１８の示
す主記憶装置３のアドレスにデータアレイ５の内容を、
先の主記憶装置読み出しの前にスワップアウトしてお
く。ここで、アドレスアレイ６のＭビットの登録方法
は、つぎのようにして行われる。要求元の要求がライト
の場合でアドレスアレイ６を索引した結果キャッシュヒ
ットであった場合には、同時にＭビットを読み出す。こ
の結果Ｍビット無効でまだ一度も書き換えられていない
ことを示していたらＭビットを有効にし、書き換えを示
すようにする。また、要求がライトでキャッシュミスの
場合には、主記憶装置３のデータをアドレスアレイ６に
書き込むときにＭビットを有効にして書き換えを示すよ
うにする。
【００１４】つぎに、キャッシュミスで主記憶装置３か
らデータを読み出したときに訂正可能エラーが検出され
たときの動作を説明する。主記憶装置３から読み出され
たデータはエラー検出訂正手段７に送られる。ここで訂
正可能エラーが検出されるとエラーしているビットを調
べ訂正を行う。このデータをデータアレイ５へ書き込
む。このとき対応するアドレスをアドレスアレイ６に書
き込む。通常訂正可能エラーがないときは要求元の要求
がリードであれば、Ｖビットを有効にしＭビットを無効
にし、ライトの時にはＶビットとＭビットをともに有効
にして登録するが、訂正可能エラーがある時は要求元の
要求がリード／ライトにかかわらずＭビットを有効にし
てアドレスアレイ６へ登録する、このようにすることに
よりこのブロックのデータが次に置き換わる時には必ず
スワップアウトが行われ対応するエラーのある主記憶の
データが正しいデータに書き換えわる。
らデータを読み出したときに訂正可能エラーが検出され
たときの動作を説明する。主記憶装置３から読み出され
たデータはエラー検出訂正手段７に送られる。ここで訂
正可能エラーが検出されるとエラーしているビットを調
べ訂正を行う。このデータをデータアレイ５へ書き込
む。このとき対応するアドレスをアドレスアレイ６に書
き込む。通常訂正可能エラーがないときは要求元の要求
がリードであれば、Ｖビットを有効にしＭビットを無効
にし、ライトの時にはＶビットとＭビットをともに有効
にして登録するが、訂正可能エラーがある時は要求元の
要求がリード／ライトにかかわらずＭビットを有効にし
てアドレスアレイ６へ登録する、このようにすることに
よりこのブロックのデータが次に置き換わる時には必ず
スワップアウトが行われ対応するエラーのある主記憶の
データが正しいデータに書き換えわる。
【００１５】つぎに、キャッシュヒット時のデータアレ
イ５のデータ読み出しで訂正可能エラーが発生したとき
の動作について説明する。キャッシュヒット時は通常エ
ラーがなければ要求元の要求をキャッシュ内だけで処理
しスワップアウトの動作は行わない。ところがキャッシ
ュの読み出しの時に訂正可能エラーが発生したときは同
時に読み出されるアドレスアレイ６のＭビットを調べ、
Ｍビットが有効で書き換えを示していたら、強制スワッ
プ手段１０によりキャッシュのスワップアウトを行いア
ドレスアレイ６のＶビットを無効にする。このようにす
ることによりキャッシュの正しく訂正されたデータが主
記憶装置３に書き込まれ、キャッシュのデータは無効と
なるため次の処理の時には必ず書き込みが行われ正しい
データで置き換わる。そして、Ｍビットが無効で、書き
換えを示していなかったら、主記憶装置３には最新のデ
ータが書き込まれているのでスワップアウトを行わずア
ドレスアレイ６のＶビットのみ無効にする。
イ５のデータ読み出しで訂正可能エラーが発生したとき
の動作について説明する。キャッシュヒット時は通常エ
ラーがなければ要求元の要求をキャッシュ内だけで処理
しスワップアウトの動作は行わない。ところがキャッシ
ュの読み出しの時に訂正可能エラーが発生したときは同
時に読み出されるアドレスアレイ６のＭビットを調べ、
Ｍビットが有効で書き換えを示していたら、強制スワッ
プ手段１０によりキャッシュのスワップアウトを行いア
ドレスアレイ６のＶビットを無効にする。このようにす
ることによりキャッシュの正しく訂正されたデータが主
記憶装置３に書き込まれ、キャッシュのデータは無効と
なるため次の処理の時には必ず書き込みが行われ正しい
データで置き換わる。そして、Ｍビットが無効で、書き
換えを示していなかったら、主記憶装置３には最新のデ
ータが書き込まれているのでスワップアウトを行わずア
ドレスアレイ６のＶビットのみ無効にする。
【００１６】つぎに、キャッシュミスでスワップアウト
を行うときのデータアレイ５の読み出しで訂正不能エラ
ーが検出された場合の動作を説明する。キャッシュミス
に伴いスワップアウトされるデータは、キャッシュミス
を発生させた要求元のメモリアクセスに無関係であるか
ら、通常であればエラーが発生しても適切な処理ができ
ないためエラーの発生と同時にシステムの動作を中止す
る必要がある。しかしながら、この実施例ではスワップ
アウトされるデータに訂正不能データが発生した場合に
エラーデータ発生手段１３により主記憶装置３に訂正不
可エラーとなるようなデータを書き込んでおき、そのデ
ータが読み出されたときに訂正不可エラーが検出される
ようにしておく。このようにすることにより読み出され
たときのエラーデータを必要としている要求元およびそ
の処理の内容が解るため適切なエラー処理が出来、シス
テムを停止する必要がなくなる。
を行うときのデータアレイ５の読み出しで訂正不能エラ
ーが検出された場合の動作を説明する。キャッシュミス
に伴いスワップアウトされるデータは、キャッシュミス
を発生させた要求元のメモリアクセスに無関係であるか
ら、通常であればエラーが発生しても適切な処理ができ
ないためエラーの発生と同時にシステムの動作を中止す
る必要がある。しかしながら、この実施例ではスワップ
アウトされるデータに訂正不能データが発生した場合に
エラーデータ発生手段１３により主記憶装置３に訂正不
可エラーとなるようなデータを書き込んでおき、そのデ
ータが読み出されたときに訂正不可エラーが検出される
ようにしておく。このようにすることにより読み出され
たときのエラーデータを必要としている要求元およびそ
の処理の内容が解るため適切なエラー処理が出来、シス
テムを停止する必要がなくなる。
【００１７】最後にアドレスアレイ６の読み出しで訂正
可能エラーが検出されたときの動作を説明する。アドレ
スアレイ６の検索を行うときアドレスアレイから読み出
されたデータはエラー検出訂正手段１２によりそのエラ
ーがチェックされ訂正可能エラーが検出されればそのエ
ラーを訂正し、検索は訂正されたデータに対して行われ
る。まず、検索の結果キャッシュヒットであった場合に
は同時に読み出されたＭビットを調べ、Ｍビットが有効
でデータの書き換えを示していたときには強制スワップ
手段１０により強制スワップアウトを行い、Ｍビットが
無効で書き換えを示していなかったら、Ｖビット無効化
手段１１によりＶビットを無効にする。このようにする
ことにより、アドレスアレイ６のエラーのある部分は次
の置き換えで正しいデータが登録される。つぎに、検索
の結果キャッシュミスであった場合には要求元も要求に
応じた処理を行いアドレスアレイの登録の時に要求元の
リード／ライトの要求にかかわらずＭビットを有効にし
て登録する。
可能エラーが検出されたときの動作を説明する。アドレ
スアレイ６の検索を行うときアドレスアレイから読み出
されたデータはエラー検出訂正手段１２によりそのエラ
ーがチェックされ訂正可能エラーが検出されればそのエ
ラーを訂正し、検索は訂正されたデータに対して行われ
る。まず、検索の結果キャッシュヒットであった場合に
は同時に読み出されたＭビットを調べ、Ｍビットが有効
でデータの書き換えを示していたときには強制スワップ
手段１０により強制スワップアウトを行い、Ｍビットが
無効で書き換えを示していなかったら、Ｖビット無効化
手段１１によりＶビットを無効にする。このようにする
ことにより、アドレスアレイ６のエラーのある部分は次
の置き換えで正しいデータが登録される。つぎに、検索
の結果キャッシュミスであった場合には要求元も要求に
応じた処理を行いアドレスアレイの登録の時に要求元の
リード／ライトの要求にかかわらずＭビットを有効にし
て登録する。
【００１８】
【発明の効果】以上説明したように本発明は、アドレス
アレイ，データアレイおよび主記憶装置で訂正可能エラ
ーが発生した時、アドレスアレイのＶビットおよびＭビ
ットを適切に登録し、またデータ矛盾の発生しないよう
に強制的にデータのスワップアウトを行わせるようにし
たので、ＲＡＭのソフト障害等で一度データがエラーし
ても次の処理の時に必ず書き込みを行うことにより正し
くデータを書き直すことができ、一度エラーしたデータ
を何回も訂正しながら読み出すことがなくなるため、性
能の低下を最低限に抑えることができる効果がある。ま
た、スワップアウト時のデータアレイの訂正不可エラー
を主記憶装置の訂正不可エラーとして登録して置き、そ
のエラーしたデータをリードしたときに要求元が判明す
るようにしておくことによりシステムを停止せず適切な
エラー処理が行えるという効果を有する。
アレイ，データアレイおよび主記憶装置で訂正可能エラ
ーが発生した時、アドレスアレイのＶビットおよびＭビ
ットを適切に登録し、またデータ矛盾の発生しないよう
に強制的にデータのスワップアウトを行わせるようにし
たので、ＲＡＭのソフト障害等で一度データがエラーし
ても次の処理の時に必ず書き込みを行うことにより正し
くデータを書き直すことができ、一度エラーしたデータ
を何回も訂正しながら読み出すことがなくなるため、性
能の低下を最低限に抑えることができる効果がある。ま
た、スワップアウト時のデータアレイの訂正不可エラー
を主記憶装置の訂正不可エラーとして登録して置き、そ
のエラーしたデータをリードしたときに要求元が判明す
るようにしておくことによりシステムを停止せず適切な
エラー処理が行えるという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
１−１，１−２ 演算処理装置 ２ 入出力処理装置 ３ 主記憶装置 ４ メモリアクセス処理装置 ５ データアレイ ６ アドレスアレイ ７ エラー検出訂正手段 ８ Ｍビット変更手段 ９ エラー検出訂正手段 １０ 強制スワップ手段 １１ Ｖビット無効化手段 １２ エラー検出訂正手段 １３ エラーデータ発生手段 １４−１〜１４−３ 受付手段 １５ 選択手段 １６ アドレスレジスタ １７ 比較手段 １８ スワップアドレスレジスタ １９ アドレスレジスタ ２０ 選択手段 ２１ アドレスレジスタ
Claims (8)
- 【請求項１】 入出力処理装置または演算処理装置と主
記憶装置に接続され、主記憶装置の内容の一部の写しを
保持するデータアレイと、このデータアレイの内容が前
記主記憶装置上のどの部分に対応するかを示す情報とデ
ータアレイの内容が書き換えられたかどうかを示すＭビ
ットとアドレスアレイの内容が有効かどうかを示すＶビ
ットを保持するアドレスアレイを有し、前記入出力装置
または前記演算処理装置からのメモリアクセスの要求が
データアレイ内で処理可能な場合であるキャッシュヒッ
トにはその要求が書き込み読み出しにかかわらずデータ
アレイ内でのみ処理し、処理不可能な場合であるキャッ
シュミスには前記主記憶装置から対応するブロックを読
み出し、データアレイへ書き込むと共に要求元の要求す
る処理を行い、このとき新たに書き込まれるデータアレ
イのブロックがすでに書き換えられていた対応するアド
レスアレイのＭビットが有効の場合書き込みの前にその
ブロックのデータを読み出して前記主記憶装置の対応す
るブロックへ書き込んでおく動作であるスワップアウト
をするスワップ方式のキャッシュを有し、前記主記憶装
置にそのデータの障害を検出し訂正するための情報を有
しその情報により主記憶のエラーの有無を検出しエラー
が訂正能力の範囲内である場合にはそのエラーを訂正
し、範囲外である場合にはエラーの検出のみ行う第１の
エラー検出訂正手段を備えた情報処理装置において、前
記アドレスアレイのＭビットを強制的に有効にするＭビ
ット変更手段を備え、主記憶をリードし前記データアレ
イにデータを登録し、対応するアドレスをアドレスアレ
イに登録するときに前記第１のエラー検出訂正手段によ
り主記憶の訂正可能なエラーが検出された場合には、前
記Ｍビット変更手段により強制的にＭビットを有効状態
にしてアドレスアレイに登録するようにしたことを特徴
とするメモリアクセス処理装置。 - 【請求項２】 請求項１記載のメモリアクセス処理装置
において、データアレイ内にそのデータの障害を検出し
訂正するための情報を有し前記データアレイを読み出し
たときにその情報によりエラーの有無を検出しエラーが
訂正能力の範囲内である場合にはそのエラーを訂正し、
範囲外である場合にはエラーの検出のみ行う第２のエラ
ー検出訂正手段と、前記データアレイのデータを強制的
に主記憶装置へスワップアウトする強制スワップ手段と
を備え、要求元からのメモリアクセス処理がキャッシュ
ヒットの場合でデータアレイを読み出したとき前記第２
エラー検出訂正手段によりデータアレイの訂正可能なエ
ラーが検出されたときに、対応するアドレスアレイのＭ
ビットが有効の場合にはデータアレイの内容を強制的に
メインメモリへスワップアウトするようにしたことを特
徴とするメモリアクセス処理装置。 - 【請求項３】 請求項２記載のメモリアクセス処理装置
において、アドレスアレイのＶビットを強制的に無効に
するＶビット無効化手段を備え、要求元からのメモリア
クセス処理がキャッシュヒットの場合でデータアレイを
読み出したときに第２のエラー検出訂正手段により訂正
可能エラーが検出された場合で対応するアドレスアレイ
のＭビットが無効であった場合には、前記アドレスアレ
イのＶビットを無効にするようにしたことを特徴とする
メモリアクセス処理装置。 - 【請求項４】 請求項２記載のメモリアクセス処理装置
において、データアレイを読み出したときにその情報に
よりエラーの有無を検出しエラーが訂正能力の範囲内で
ある場合にはそのエラーを訂正し、範囲外である場合に
はエラーの検出のみ行う第２のエラー検出訂正手段によ
りデータアレイの訂正不能エラーが検出された場合で、
対応するアドレスアレイのＭビットが無効であった場合
に、前記アドレスアレイのＶビットを無効にするように
したことを特徴とするメモリアクセス処理装置。 - 【請求項５】 請求項２記載のメモリアクセス処理装置
において、主記憶装置へ書き込むデータを訂正不能エラ
ーに変換するエラーデータ発生手段を備え、キャッシュ
ミスのスワップアウト処理の時にデータアレイの第２の
エラー検出訂正手段においてデータアレイの読み出しデ
ータに訂正不能のエラーが検出されたときに、主記憶装
置に訂正不能データを書き込むようにしたことを特徴と
するメモリアクセス処理装置。 - 【請求項６】 請求項２記載のメモリアクセス処理装置
において、アドレスアレイ内にそのデータの障害を検出
し訂正するための情報を有しアドレスアレイを読み出し
たときにその情報によりエラーの有無を検出しエラーが
訂正能力の範囲内である場合にはそのエラーを訂正し、
範囲外である場合にはエラーの検出のみ行う第３のエラ
ー検出訂正手段を備え、要求元からのメモリアクセス動
作時にアドレスアレイを読み出したときに前記第３のエ
ラー検出訂正手段により訂正可能エラーが検出された場
合でキャッシュヒットの処理のときＭビットが無効であ
る場合には、アドレスアレイのＶビットを強制的に無効
にするＶビット無効化手段によりＶビットを無効にする
ようにしたことを特徴とするメモリアクセス処理装置。 - 【請求項７】 請求項６記載のメモリアクセス処理装置
において、Ｍビットが有効であった場合には、データア
レイのデータを強制的に主記憶装置へスワップアウトす
る強制スワップ手段により強制的にスワップアウトを行
うようにしたことを特徴とするメモリアクセス処理装
置。 - 【請求項８】 請求項６記載のメモリアクセス処理装置
において、アドレスアレイ内にそのデータの障害を検出
し訂正するための情報を有しアドレスアレイを読み出し
たときにその情報によりエラーの有無を検出しエラーが
訂正能力の範囲内である場合にはそのエラーを訂正し、
範囲外である場合にはエラーの検出のみ行う第３のエラ
ー検出訂正手段で訂正可能エラーが検出された場合でキ
ャッシュミスの処理の場合に、一連のキャッシュミスの
処理を行ったときアドレスアレイのＭビットを強制的に
有効にするＭビット変更手段によりアドレスアレイのＭ
ビットを強制的に有効状態にしてアドレスアレイに登録
するようにしたことを特徴とするメモリアクセス処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353057A JPH05165719A (ja) | 1991-12-18 | 1991-12-18 | メモリアクセス処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353057A JPH05165719A (ja) | 1991-12-18 | 1991-12-18 | メモリアクセス処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165719A true JPH05165719A (ja) | 1993-07-02 |
Family
ID=18428276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3353057A Pending JPH05165719A (ja) | 1991-12-18 | 1991-12-18 | メモリアクセス処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165719A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146920A (ja) * | 2004-11-17 | 2006-06-08 | Sun Microsyst Inc | メモリエラーを分類するための方法および装置 |
| WO2007096998A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | キャッシュメモリ装置およびキャッシュメモリ制御方法 |
| JP2010009102A (ja) * | 2008-06-24 | 2010-01-14 | Toshiba Corp | キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法 |
| WO2014006732A1 (ja) * | 2012-07-05 | 2014-01-09 | 富士通株式会社 | データ訂正方法、マルチプロセッサシステム、及びプロセッサ |
| WO2015034087A1 (ja) * | 2013-09-06 | 2015-03-12 | 株式会社 東芝 | メモリ制御回路およびキャッシュメモリ |
-
1991
- 1991-12-18 JP JP3353057A patent/JPH05165719A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146920A (ja) * | 2004-11-17 | 2006-06-08 | Sun Microsyst Inc | メモリエラーを分類するための方法および装置 |
| WO2007096998A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | キャッシュメモリ装置およびキャッシュメモリ制御方法 |
| JP2010009102A (ja) * | 2008-06-24 | 2010-01-14 | Toshiba Corp | キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法 |
| US8381072B2 (en) | 2008-06-24 | 2013-02-19 | Kabushiki Kaisha Toshiba | Cache memory, computer system and memory access method |
| WO2014006732A1 (ja) * | 2012-07-05 | 2014-01-09 | 富士通株式会社 | データ訂正方法、マルチプロセッサシステム、及びプロセッサ |
| WO2015034087A1 (ja) * | 2013-09-06 | 2015-03-12 | 株式会社 東芝 | メモリ制御回路およびキャッシュメモリ |
| JP2015052938A (ja) * | 2013-09-06 | 2015-03-19 | 株式会社東芝 | メモリ制御回路およびキャッシュメモリ |
| US10042725B2 (en) | 2013-09-06 | 2018-08-07 | Kabushiki Kaisha Toshiba | Memory control circuit, cache memory and memory control method |
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