JPH08286977A - ストアインキャッシュの障害処理システム - Google Patents
ストアインキャッシュの障害処理システムInfo
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- JPH08286977A JPH08286977A JP7088917A JP8891795A JPH08286977A JP H08286977 A JPH08286977 A JP H08286977A JP 7088917 A JP7088917 A JP 7088917A JP 8891795 A JP8891795 A JP 8891795A JP H08286977 A JPH08286977 A JP H08286977A
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- JP
- Japan
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- cache
- data
- parity check
- parity
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- Prior art date
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】共有メモリ型マルチプロセッサシステムのスト
アインキャッシュであって、ハードウェアの故障による
障害を検出した時のシステム停止の可能性を軽減する。 【構成】ライトデータのパリティエラーを検出した場
合、プロセッサに通知したり、データを２ビットエラー
の形でキャッシュメモリ１６に登録し、プロセッサ側に
処理を任せる。また、ＷＢＰのパリティエラーやライト
アドレスのパリティエラーを検出した場合にはこれらを
回路１００や回路１０２で“０”マスクし、不正にキャ
ッシュメモリ１６にライトされるのを抑止する。
アインキャッシュであって、ハードウェアの故障による
障害を検出した時のシステム停止の可能性を軽減する。 【構成】ライトデータのパリティエラーを検出した場
合、プロセッサに通知したり、データを２ビットエラー
の形でキャッシュメモリ１６に登録し、プロセッサ側に
処理を任せる。また、ＷＢＰのパリティエラーやライト
アドレスのパリティエラーを検出した場合にはこれらを
回路１００や回路１０２で“０”マスクし、不正にキャ
ッシュメモリ１６にライトされるのを抑止する。
Description
【０００１】
【産業上の利用分野】本発明は、共有メモリ型マルチプ
ロセッサシステムのストアインキャッシュに関し、特
に、ストアインキャッシュの障害処理システムに関す
る。
ロセッサシステムのストアインキャッシュに関し、特
に、ストアインキャッシュの障害処理システムに関す
る。
【０００２】
【従来の技術】ストアインキャッシュの障害処理システ
ムでは、キャッシュにデータをライトする時にパリティ
エラーを検出したり、アドレスレジスタの値がパリティ
エラーを起こしている等ハードウェアの故障が起きる
と、不正なデータをリード・ライトしてしまうため、こ
のような障害が検出されると、システム全体でデータの
一貫性が保証できなくなり、システムを停止する処理を
行っていた。
ムでは、キャッシュにデータをライトする時にパリティ
エラーを検出したり、アドレスレジスタの値がパリティ
エラーを起こしている等ハードウェアの故障が起きる
と、不正なデータをリード・ライトしてしまうため、こ
のような障害が検出されると、システム全体でデータの
一貫性が保証できなくなり、システムを停止する処理を
行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のストア
インキャッシュの障害処理システムでは、ストアイン方
式で制御される結果、「システム全体で最新のデータは
主記憶中ではなく本キャッシュ中に存在する」という特
徴を持つため、ハードウェアの故障による障害が検出さ
れると、データの一貫性を保証するためにはシステムを
停止しなければならない場合が多く、システムの稼働率
が悪くなるという問題があった。
インキャッシュの障害処理システムでは、ストアイン方
式で制御される結果、「システム全体で最新のデータは
主記憶中ではなく本キャッシュ中に存在する」という特
徴を持つため、ハードウェアの故障による障害が検出さ
れると、データの一貫性を保証するためにはシステムを
停止しなければならない場合が多く、システムの稼働率
が悪くなるという問題があった。
【０００４】
【課題を解決するための手段】本発明のストアインキャ
ッシュの障害処理システムは、共有メモリ型マルチプロ
セッサシステムのストアインキャッシュの障害処理シス
テムであって、キャッシュにライトするデータのバイト
位置を指示するデータ（ＷＢＰ）を保持するバッファか
らＷＢＰをリードした時にＷＢＰのパリティエラーを検
出し、パリティエラーが検出された時にはＷＢＰの値を
“０”の値にマスクするマスク手段と、キャッシュにラ
イトするデータを保持するライトデータレジスタの出力
をパリティチェックする第一のパリティチェック手段
と、キャッシュから一度リードしたデータを保持するマ
ージレジスタの出力をパリティチェックする第二のパリ
ティチェック手段と、第一のパリティチェックの出力お
よび第二のパリティチェックの出力およびキャッシュ登
録動作中であることを示す信号から、キャッシュにライ
トする１ビットエラー訂正・２ビットエラー検出のため
のコードを２ビットエラーに見せるように指示する指示
手段と、キャッシュにライトするデータに対して、１ビ
ットエラー訂正・２ビットエラー検出のためのコードを
生成し、指示手段の指示があれば、このコードを２ビッ
トエラーに見せるように加工して出力する出力手段と、
キャッシュからリードしたデータが１ビットエラーを起
こしていた場合、このデータを訂正し、正しくパリティ
を付与し、また２ビットエラーを起こした場合、パリテ
ィエラーとなるようにパリティを付与する付与手段と、
キャッシュのリード・ライト対象エントリを指示するア
ドレスレジスタの出力をパリティチェックする第三のパ
リティチェック手段と、第三のパリティチェック手段の
出力およびキャッシュにライトするタイミングを指示す
る信号から、キャッシュに対するライト指示を抑止する
抑止手段とを備えることを特徴としている。
ッシュの障害処理システムは、共有メモリ型マルチプロ
セッサシステムのストアインキャッシュの障害処理シス
テムであって、キャッシュにライトするデータのバイト
位置を指示するデータ（ＷＢＰ）を保持するバッファか
らＷＢＰをリードした時にＷＢＰのパリティエラーを検
出し、パリティエラーが検出された時にはＷＢＰの値を
“０”の値にマスクするマスク手段と、キャッシュにラ
イトするデータを保持するライトデータレジスタの出力
をパリティチェックする第一のパリティチェック手段
と、キャッシュから一度リードしたデータを保持するマ
ージレジスタの出力をパリティチェックする第二のパリ
ティチェック手段と、第一のパリティチェックの出力お
よび第二のパリティチェックの出力およびキャッシュ登
録動作中であることを示す信号から、キャッシュにライ
トする１ビットエラー訂正・２ビットエラー検出のため
のコードを２ビットエラーに見せるように指示する指示
手段と、キャッシュにライトするデータに対して、１ビ
ットエラー訂正・２ビットエラー検出のためのコードを
生成し、指示手段の指示があれば、このコードを２ビッ
トエラーに見せるように加工して出力する出力手段と、
キャッシュからリードしたデータが１ビットエラーを起
こしていた場合、このデータを訂正し、正しくパリティ
を付与し、また２ビットエラーを起こした場合、パリテ
ィエラーとなるようにパリティを付与する付与手段と、
キャッシュのリード・ライト対象エントリを指示するア
ドレスレジスタの出力をパリティチェックする第三のパ
リティチェック手段と、第三のパリティチェック手段の
出力およびキャッシュにライトするタイミングを指示す
る信号から、キャッシュに対するライト指示を抑止する
抑止手段とを備えることを特徴としている。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明のストアインキャッシュの障
害処理システムの一実施例を示すブロック図である。
害処理システムの一実施例を示すブロック図である。
【０００７】便宜上本実施例ではデータの幅は３２ビッ
ト（または、４バイト) として説明する。
ト（または、４バイト) として説明する。
【０００８】本実施例のストアインキャッシュは、従来
と同様パイプライン処理ができるよう制御される。ま
た、ストアインキャッシュのデータの状態，データのや
りとり等の手順については本発明の範囲外であるので省
略する。
と同様パイプライン処理ができるよう制御される。ま
た、ストアインキャッシュのデータの状態，データのや
りとり等の手順については本発明の範囲外であるので省
略する。
【０００９】データバッファ１は、複数の（本実施例の
場合４つの）プロセッサからのキャッシュへのライトデ
ータを格納するバッファであり、ＦＩＦＯで制御され
る。ＷＢＰ（Write Byte Position ）バッファ２は、デ
ータバッファ１の各エントリに対応するＷＢＰを格納す
るバッファであり、データバッファ１と同様に制御され
る。ここで、ＷＢＰとはデータバッファ１に格納されて
いるデータ４バイトのうち、どのバイトをライト対象に
するかを示す４ビットの情報である。セレクタ４は、デ
ータバッファ１の４つの出力および、キャッシュにミス
ヒットした時のキャッシュ登録データのうちから１つを
選択するセレクタである。ライトデータレジスタ５は、
キャッシュへのライトデータである、セレクタ４の出力
データを格納する。パリティチェック回路３は、ＷＢＰ
バッファ２の４つの出力ごとに存在し、ＷＢＰバッファ
出力のパリティチェックを行う。セレクタ６は、セレク
タ４と同様に制御され、データに対応するＷＢＰをセレ
クトする。ＷＢＰレジスタ７は、ライトデータレジスタ
５に対応するＷＢＰである、セレクタ６の出力を格納す
る。セレクタ８は、パリティチェック回路３の４つの出
力を選択するセレクタである。セレクタ４および６と同
様に制御される。エラーフラグレジスタ９は、セレクタ
８の出力を格納する。マージレジスタ１０は、ＥＣＣ
（Error Correcting Code ）訂正回路１８の出力を格納
する。パリティチェック回路１１，１２，１３はそれぞ
れライトデータレジスタ５，ＷＢＰレジスタ７，マージ
レジスタ１０の出力のパリティチェックを行う。マージ
回路１４は、ライトデータレジスタ５およびマージレジ
スタ１０の出力をＷＢＰレジスタ７の情報に従ってバイ
ト単位にマージする。ＥＣＣ生成回路１５は、マージ回
路１４から出力された４バイトデータから、１ビットエ
ラー訂正・２ビットエラー検出のためのＥＣＣを生成す
る。キャッシュメモリ１６は、ＥＣＣ生成回路１５の出
力をアドレスレジスタ２０が示すエントリに信号線２０
０が“１”になった時にライトするＲＡＭである。
場合４つの）プロセッサからのキャッシュへのライトデ
ータを格納するバッファであり、ＦＩＦＯで制御され
る。ＷＢＰ（Write Byte Position ）バッファ２は、デ
ータバッファ１の各エントリに対応するＷＢＰを格納す
るバッファであり、データバッファ１と同様に制御され
る。ここで、ＷＢＰとはデータバッファ１に格納されて
いるデータ４バイトのうち、どのバイトをライト対象に
するかを示す４ビットの情報である。セレクタ４は、デ
ータバッファ１の４つの出力および、キャッシュにミス
ヒットした時のキャッシュ登録データのうちから１つを
選択するセレクタである。ライトデータレジスタ５は、
キャッシュへのライトデータである、セレクタ４の出力
データを格納する。パリティチェック回路３は、ＷＢＰ
バッファ２の４つの出力ごとに存在し、ＷＢＰバッファ
出力のパリティチェックを行う。セレクタ６は、セレク
タ４と同様に制御され、データに対応するＷＢＰをセレ
クトする。ＷＢＰレジスタ７は、ライトデータレジスタ
５に対応するＷＢＰである、セレクタ６の出力を格納す
る。セレクタ８は、パリティチェック回路３の４つの出
力を選択するセレクタである。セレクタ４および６と同
様に制御される。エラーフラグレジスタ９は、セレクタ
８の出力を格納する。マージレジスタ１０は、ＥＣＣ
（Error Correcting Code ）訂正回路１８の出力を格納
する。パリティチェック回路１１，１２，１３はそれぞ
れライトデータレジスタ５，ＷＢＰレジスタ７，マージ
レジスタ１０の出力のパリティチェックを行う。マージ
回路１４は、ライトデータレジスタ５およびマージレジ
スタ１０の出力をＷＢＰレジスタ７の情報に従ってバイ
ト単位にマージする。ＥＣＣ生成回路１５は、マージ回
路１４から出力された４バイトデータから、１ビットエ
ラー訂正・２ビットエラー検出のためのＥＣＣを生成す
る。キャッシュメモリ１６は、ＥＣＣ生成回路１５の出
力をアドレスレジスタ２０が示すエントリに信号線２０
０が“１”になった時にライトするＲＡＭである。
【００１０】リードデータレジスタ１７は、アドレスレ
ジスタ２０が示すキャッシュメモリ１６のエントリの内
容を格納する。ＥＣＣ訂正回路１８は、リードデータレ
ジスタ１７の出力をＥＣＣによりチェックして、１ビッ
トエラーが検出されれば訂正し、この訂正されたデータ
に対して正しくパリティを付与し、また、２ビットエラ
ーが検出されればパリティエラーとなるようなデータを
出力する。リプライデータレジスタ１９は、ＥＣＣ訂正
回路１８の出力を格納し、各プロセッサにキャッシュリ
ードデータを返す。アドレスレジスタ２０は、キャッシ
ュメモリ１６のリード・ライトエントリのアドレスを格
納する。ＷＥ（Write Enable）レジスタ２１は、各プロ
セッサからのリクエストが「ライト」であった時に
“１”となる。
ジスタ２０が示すキャッシュメモリ１６のエントリの内
容を格納する。ＥＣＣ訂正回路１８は、リードデータレ
ジスタ１７の出力をＥＣＣによりチェックして、１ビッ
トエラーが検出されれば訂正し、この訂正されたデータ
に対して正しくパリティを付与し、また、２ビットエラ
ーが検出されればパリティエラーとなるようなデータを
出力する。リプライデータレジスタ１９は、ＥＣＣ訂正
回路１８の出力を格納し、各プロセッサにキャッシュリ
ードデータを返す。アドレスレジスタ２０は、キャッシ
ュメモリ１６のリード・ライトエントリのアドレスを格
納する。ＷＥ（Write Enable）レジスタ２１は、各プロ
セッサからのリクエストが「ライト」であった時に
“１”となる。
【００１１】本実施例のストアインキャッシュは信号線
２０１および２０２により、複数同じものが接続され、
互いにデータのやりとりができるようになっている（例
えば、バスにより接続される。図示せず）。
２０１および２０２により、複数同じものが接続され、
互いにデータのやりとりができるようになっている（例
えば、バスにより接続される。図示せず）。
【００１２】次に、本実施例のストアインキャッシュの
障害処理システムの動作について図１を参照して説明す
る。
障害処理システムの動作について図１を参照して説明す
る。
【００１３】あるプロセッサが本ストアインキャッシュ
に対し、あるデータをライトするようリクエストを発行
したとする（ライトリクエスト）。この時、ＷＢＰバッ
ファ２リード時に、パリティチェック回路３でパリティ
エラーが検出された場合、ＷＢＰレジスタ７には回路１
００により４ビットとも“０”のＷＢＰが格納される。
また、これと同時にエラーフラグレジスタ９には“１”
の値が格納される。エラーフラグレジスタ９の出力は、
パイプラインの後段に渡され、ライト動作時のエラー報
告｛以後エラーリプライ（ライト）と称す｝をリクエス
ト元のプロセッサに返す。このエラーリプライ（ライ
ト）を受けた場合の処理については、プロセッサに任せ
ることとする（例えばプロセッサ停止）。このような処
理にすることにより、ＷＢＰがパリティエラーを起こし
ているデータをライトしようとしても、回路１０１の出
力は“０”になり、キャッシュメモリ１６のＷＥがアク
ティブにならないため不正にライトされることはない。
したがってシステムを停止する必要がない。但し、パリ
ティチェック回路１２でＷＢＰのパリティエラーが検出
された場合は、従来と同様システム停止となる。
に対し、あるデータをライトするようリクエストを発行
したとする（ライトリクエスト）。この時、ＷＢＰバッ
ファ２リード時に、パリティチェック回路３でパリティ
エラーが検出された場合、ＷＢＰレジスタ７には回路１
００により４ビットとも“０”のＷＢＰが格納される。
また、これと同時にエラーフラグレジスタ９には“１”
の値が格納される。エラーフラグレジスタ９の出力は、
パイプラインの後段に渡され、ライト動作時のエラー報
告｛以後エラーリプライ（ライト）と称す｝をリクエス
ト元のプロセッサに返す。このエラーリプライ（ライ
ト）を受けた場合の処理については、プロセッサに任せ
ることとする（例えばプロセッサ停止）。このような処
理にすることにより、ＷＢＰがパリティエラーを起こし
ているデータをライトしようとしても、回路１０１の出
力は“０”になり、キャッシュメモリ１６のＷＥがアク
ティブにならないため不正にライトされることはない。
したがってシステムを停止する必要がない。但し、パリ
ティチェック回路１２でＷＢＰのパリティエラーが検出
された場合は、従来と同様システム停止となる。
【００１４】また、あるプロセッサからのライトリクエ
ストにより、ライトデータレジスタ５にライトデータが
格納された時に、パリティチェック回路１１でパリティ
エラーが検出された場合、パリティチェック回路１１の
出力はパイプラインの後段に渡され、リクエスト元のプ
ロセッサにエラーリプライ（ライト）を返す。この時Ｅ
ＣＣ生成回路１５は通常通り動作し、ライトデータがキ
ャッシュメモリ１６に格納される。パリティエラーを起
こしていたライトデータはそのままキャッシュメモリ１
６に格納してしまうが、このエラーデータの扱い、およ
びエラーリプライ（ライト）を受けた場合の処理につい
てはプロセッサに任せることとし、システムを停止する
ことはしない。
ストにより、ライトデータレジスタ５にライトデータが
格納された時に、パリティチェック回路１１でパリティ
エラーが検出された場合、パリティチェック回路１１の
出力はパイプラインの後段に渡され、リクエスト元のプ
ロセッサにエラーリプライ（ライト）を返す。この時Ｅ
ＣＣ生成回路１５は通常通り動作し、ライトデータがキ
ャッシュメモリ１６に格納される。パリティエラーを起
こしていたライトデータはそのままキャッシュメモリ１
６に格納してしまうが、このエラーデータの扱い、およ
びエラーリプライ（ライト）を受けた場合の処理につい
てはプロセッサに任せることとし、システムを停止する
ことはしない。
【００１５】マージレジスタ１０は、キャッシュメモリ
１６の一つのエントリに格納されている４バイトに対
し、その４バイト中の一部のバイトにライトする場合
（以後パーシャルライトと称す）に動作する。
１６の一つのエントリに格納されている４バイトに対
し、その４バイト中の一部のバイトにライトする場合
（以後パーシャルライトと称す）に動作する。
【００１６】あるプロセッサからのパーシャルライトリ
クエスト時には、キャッシュメモリ１６の該当エントリ
の４バイトを一度リードしてマージレジスタ１０に格納
しておき、マージ回路１４により、ＷＢＰレジスタ７の
ＷＢＰに従って、ライトデータレジスタ５のデータとバ
イト単位にマージし、もう一度同じエントリに格納す
る。この時、パリティチェック回路１３によりマージレ
ジスタ１０のパリティエラーが検出された場合、パリテ
ィチェック回路１３の出力は回路１０３に入力され、回
路１０３はＥＣＣ生成回路１５に対し、ＥＣＣ２ビット
エラーとなるようなＥＣＣを生成するよう指示する。こ
の結果、キャッシュメモリ１６には２ビットエラーでデ
ータが格納される。
クエスト時には、キャッシュメモリ１６の該当エントリ
の４バイトを一度リードしてマージレジスタ１０に格納
しておき、マージ回路１４により、ＷＢＰレジスタ７の
ＷＢＰに従って、ライトデータレジスタ５のデータとバ
イト単位にマージし、もう一度同じエントリに格納す
る。この時、パリティチェック回路１３によりマージレ
ジスタ１０のパリティエラーが検出された場合、パリテ
ィチェック回路１３の出力は回路１０３に入力され、回
路１０３はＥＣＣ生成回路１５に対し、ＥＣＣ２ビット
エラーとなるようなＥＣＣを生成するよう指示する。こ
の結果、キャッシュメモリ１６には２ビットエラーでデ
ータが格納される。
【００１７】パリティチェック回路１３の出力はパイプ
ラインの後段に渡され、リクエスト元のプロセッサにエ
ラーリプライ（ライト）を返す。エラーリプライを受け
た場合の処理はプロセッサに任せることとし、システム
を停止することはしない。また、キャッシュメモリ１６
に格納した２ビットエラーのデータの扱いは、これをリ
ードしたプロセッサに任せることとする（ＥＣＣ訂正回
路１８を通ることにより、プロセッサにはパリティエラ
ーデータに見える）。また、他のストアインキャッシュ
がこの２ビットエラーのデータを本実施例のストアイン
キャッシュからリードした場合の処理は、本実施例のス
トアインキャッシュがライトデータレジスタ５からキャ
ッシュ登録データをキャッシュメモリ１６にライトする
動作と同様である。すなわち、他のストアインキャッシ
ュにおいて、ライトデータレジスタ５にはパリティエラ
ーのデータが格納されるので、パリティチェック回路１
１でパリティエラーが検出される。パリティチェック回
路１１の出力は回路１０３に入力され、キャッシュ登録
動作中であるので、回路１０３はＥＣＣ生成回路１５に
対し、ＥＣＣ２ビットエラーとなるようなＥＣＣを生成
するよう指示する。この結果、他のストアインキャッシ
ュのキャッシュメモリ１６には２ビットエラーでデータ
が格納される。
ラインの後段に渡され、リクエスト元のプロセッサにエ
ラーリプライ（ライト）を返す。エラーリプライを受け
た場合の処理はプロセッサに任せることとし、システム
を停止することはしない。また、キャッシュメモリ１６
に格納した２ビットエラーのデータの扱いは、これをリ
ードしたプロセッサに任せることとする（ＥＣＣ訂正回
路１８を通ることにより、プロセッサにはパリティエラ
ーデータに見える）。また、他のストアインキャッシュ
がこの２ビットエラーのデータを本実施例のストアイン
キャッシュからリードした場合の処理は、本実施例のス
トアインキャッシュがライトデータレジスタ５からキャ
ッシュ登録データをキャッシュメモリ１６にライトする
動作と同様である。すなわち、他のストアインキャッシ
ュにおいて、ライトデータレジスタ５にはパリティエラ
ーのデータが格納されるので、パリティチェック回路１
１でパリティエラーが検出される。パリティチェック回
路１１の出力は回路１０３に入力され、キャッシュ登録
動作中であるので、回路１０３はＥＣＣ生成回路１５に
対し、ＥＣＣ２ビットエラーとなるようなＥＣＣを生成
するよう指示する。この結果、他のストアインキャッシ
ュのキャッシュメモリ１６には２ビットエラーでデータ
が格納される。
【００１８】アドレスレジスタ２０には、プロセッサか
らのリード・ライトアドレスが格納される。あるプロセ
ッサからのリードリクエスト時にパリティチェック回路
２２でパリティエラーを検出した場合、パリティチェッ
ク回路２２の出力がパイプラインの後段に渡され、リク
エスト元のプロセッサにエラーリプライ（リード）を返
す。エラーリプライを受けた場合の処理はプロセッサに
任せることとし、システムを停止することはしない。ま
た、あるプロセッサからのライトリクエスト時にパリテ
ィチェック回路２２でパリティエラーを検出した場合、
パリティチェック回路２２の出力が回路１０２に入力さ
れ、回路１０１で生成されるＷＥ信号を回路１０２で
“０”マスクする。また、パリティチェック回路２２の
出力をパイプラインの後段に渡し、リクエスト元のプロ
セッサにエラーリプライ（ライト）を返す。エラーリプ
ライを受けた場合の処理はプロセッサに任せることとす
る。これにより、不正にキャッシュメモリ１６にライト
してしまうことがないので、システムを停止することは
しない。
らのリード・ライトアドレスが格納される。あるプロセ
ッサからのリードリクエスト時にパリティチェック回路
２２でパリティエラーを検出した場合、パリティチェッ
ク回路２２の出力がパイプラインの後段に渡され、リク
エスト元のプロセッサにエラーリプライ（リード）を返
す。エラーリプライを受けた場合の処理はプロセッサに
任せることとし、システムを停止することはしない。ま
た、あるプロセッサからのライトリクエスト時にパリテ
ィチェック回路２２でパリティエラーを検出した場合、
パリティチェック回路２２の出力が回路１０２に入力さ
れ、回路１０１で生成されるＷＥ信号を回路１０２で
“０”マスクする。また、パリティチェック回路２２の
出力をパイプラインの後段に渡し、リクエスト元のプロ
セッサにエラーリプライ（ライト）を返す。エラーリプ
ライを受けた場合の処理はプロセッサに任せることとす
る。これにより、不正にキャッシュメモリ１６にライト
してしまうことがないので、システムを停止することは
しない。
【００１９】尚、プロセッサの数，ストアインキャッシ
ュの数，データアドレスの幅が本実施例以外でも上述し
たものと同様に実現可能である。
ュの数，データアドレスの幅が本実施例以外でも上述し
たものと同様に実現可能である。
【００２０】
【発明の効果】以上説明したように、本発明のストアイ
ンキャッシュの障害処理システムは、プロセッサからの
リード・ライトリクエスト処理中にハードウェアの故障
による障害が検出されても、システム停止の可能性を少
なくでき、システムの稼働率を向上できるという効果が
ある。
ンキャッシュの障害処理システムは、プロセッサからの
リード・ライトリクエスト処理中にハードウェアの故障
による障害が検出されても、システム停止の可能性を少
なくでき、システムの稼働率を向上できるという効果が
ある。
【図１】本発明のストアインキャッシュの障害処理シス
テムの一実施例を示すブロック図である。
テムの一実施例を示すブロック図である。
１ データバッファ ２ ＷＢＰバッファ ３，１１，１２，１３，２２ パリティチェック回路 ４，６，８ セレクタ ５ ライトデータレジスタ ７ ＷＢＰレジスタ ９ エラーフラグレジスタ １０ マージレジスタ １４ マージ回路 １５ ＥＣＣ生成回路 １６ キャッシュメモリ １７ リードデータレジスタ １８ ＥＣＣ訂正回路 １９ リプライデータレジスタ ２０ アドレスレジスタ ２１ ＷＥレジスタ １００〜１０３ 回路 ２００〜２０２ 信号線
Claims (1)
- 【請求項１】 共有メモリ型マルチプロセッサシステム
のストアインキャッシュの障害処理システムであって、 キャッシュにライトするデータのバイト位置を指示する
データ（ＷＢＰ）を保持するバッファからＷＢＰをリー
ドした時に前記ＷＢＰのパリティエラーを検出し、パリ
ティエラーが検出された時にはＷＢＰの値を“０”の値
にマスクするマスク手段と、 前記キャッシュにライトするデータを保持するライトデ
ータレジスタの出力をパリティチェックする第一のパリ
ティチェック手段と、 前記キャッシュから一度リードしたデータを保持するマ
ージレジスタの出力をパリティチェックする第二のパリ
ティチェック手段と、 前記第一のパリティチェックの出力および前記第二のパ
リティチェックの出力およびキャッシュ登録動作中であ
ることを示す信号から、キャッシュにライトする１ビッ
トエラー訂正・２ビットエラー検出のためのコードを２
ビットエラーに見せるように指示する指示手段と、 前記キャッシュにライトするデータに対して、１ビット
エラー訂正・２ビットエラー検出のためのコードを生成
し、前記指示手段の指示があれば、このコードを２ビッ
トエラーに見せるように加工して出力する出力手段と、 前記キャッシュからリードしたデータが１ビットエラー
を起こしていた場合、このデータを訂正し、正しくパリ
ティを付与し、また２ビットエラーを起こした場合、パ
リティエラーとなるようにパリティを付与する付与手段
と、 前記キャッシュのリード・ライト対象エントリを指示す
るアドレスレジスタの出力をパリティチェックする第三
のパリティチェック手段と、 前記第三のパリティチェック手段の出力および前記キャ
ッシュにライトするタイミングを指示する信号から、キ
ャッシュに対するライト指示を抑止する抑止手段とを備
えることを特徴とするストアインキャッシュの障害処理
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088917A JP2891897B2 (ja) | 1995-04-14 | 1995-04-14 | ストアインキャッシュの障害処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088917A JP2891897B2 (ja) | 1995-04-14 | 1995-04-14 | ストアインキャッシュの障害処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Citations (5)
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|---|---|---|---|---|
| JPS5616983A (en) * | 1979-07-19 | 1981-02-18 | Fujitsu Ltd | Data processing system |
| JPS5987683A (ja) * | 1982-11-10 | 1984-05-21 | Fujitsu Ltd | スワツプ方式のバツフアストレイジの制御方法 |
| JPS6432359A (en) * | 1987-07-29 | 1989-02-02 | Nec Corp | Memory device |
| JPH03501659A (ja) * | 1988-08-30 | 1991-04-11 | ユニシス コーポレーシヨン | パイプラインアドレスチエツクビツトスタツクコントローラ |
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-
1995
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Patent Citations (5)
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|---|---|---|---|---|
| JPS5616983A (en) * | 1979-07-19 | 1981-02-18 | Fujitsu Ltd | Data processing system |
| JPS5987683A (ja) * | 1982-11-10 | 1984-05-21 | Fujitsu Ltd | スワツプ方式のバツフアストレイジの制御方法 |
| JPS6432359A (en) * | 1987-07-29 | 1989-02-02 | Nec Corp | Memory device |
| JPH03501659A (ja) * | 1988-08-30 | 1991-04-11 | ユニシス コーポレーシヨン | パイプラインアドレスチエツクビツトスタツクコントローラ |
| JPH03186952A (ja) * | 1989-12-16 | 1991-08-14 | Mitsubishi Electric Corp | キャッシュメモリ装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052330A (en) * | 1997-07-24 | 2000-04-18 | Oki Electric Industry Co., Ltd. | Semiconductor memory with arbitrary data masking |
| WO2008155850A1 (ja) * | 2007-06-20 | 2008-12-24 | Fujitsu Limited | キャッシュ制御装置、キャッシュ制御方法およびキャッシュ制御プログラム |
| JPWO2008155850A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | キャッシュ制御装置、キャッシュ制御方法およびキャッシュ制御プログラム |
| JP4764945B2 (ja) * | 2007-06-20 | 2011-09-07 | 富士通株式会社 | キャッシュ制御装置、キャッシュ制御方法およびキャッシュ制御プログラム |
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