JPH02297235A - メモリデータ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリデータ保護回路に関し、特に情報処理装
置におけるメモリデータ保護方式に関する。

従来技術 従来、情報処理装置においては、メインメモリ内にプロ
グラム部とデータ部とを共用させているため、メモリの
故障やＤＭＡ　（ダイレクトメモリアクセス）転送回路
の故障などによりプログラム部の領域に不正データが書
込まれる場合がある。

このような従来の情報処理装置では、メモリの故障やＤ
ＭＡ転送回路の故障などによりプログラム部の領域に不
正データが書込まれる場合があるので、プログラムが暴
走する可能性があり、このプログラムの暴走によってさ
らにメモリが破壊され、異常を検出したときにメモリの
内容を見ても正しい障害処理を行えないという欠点があ
る。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、メモリの故障やＤＭＡ転送回路の故障な
どによるプログラム領域への不正データの書込みを防止
し、異常検出時に正しい障害処理を行うことができるメ
モリデータ保護回路の提供を目的とする。

発明の構成 本発明によるメモリデータ保獲回路は、メインメモリの
アドレスに対応してプログラム領域かデータ領域かを示
す領域情報を格納する格納手段と、前５己メインメモリ
へのプログラムフェッチのアドレスに対応して前記格納
手段から読出された前記領域情報が前記データ領域を示
すときに異常を通知する通知手段と、前記メインメモリ
への書込み要求のアドレスに対応して前記格納手段から
読出された前記領域情報が前記プログラム領域を示すと
きに前記書込み要求を抑止する抑止手段とを資すること
を特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、メインメモリ１はデータバス１００お
よびアドレスバス１０１を介して演算回路５およびＤＭ
Ａ転送回路６に接続され、メインメモリ制御回路３から
のリードライト制御信号１０７により読出し動作および
書込み動作が行われ、プログラムおよびデータが格納さ
れる。

補助メモリ２はアドレスバス１．０１　と補助メモリ制
御回路４からのリードライト制御信号１０６とにより制
御され、補助メモリ２から読出された出力データ１０５
はメインメモリ制御回路３に出力される。

この補助メモリ２から読出された出力データ１０５によ
ってメインメモリ１のデータの保護およびメインメモリ
制御回路３から演算処理回路５への異常報告が行われる
。

メインメモリ制御回路３は補助メモリ２からの出力デー
タ１０５と、演算処理回路５およびＤＭＡ転送回路６か
らのリードライト制御信号１０３と、演算処理回路５か
らのプログラムリードサイクルを示すプログラムフェッ
チ信号１０４とによりリードライト制御信号１０７ある
いは異常報告信号■ｏ８を生成し、メインメモリ１にリ
ードライト制御信号１０７を出力し、演算処理回路５に
異常報告信号１０８を出力する。

補助メモリ制御回路４はデータバス１００上のデータと
、演算処理回路５からの補助メモリ制御信号＋０２と、
演算処理回路５およびＤＭＡ転送回路６からのリードラ
イト制御信号１０３とによりリードライト制御信号１０
６を生成して補助メモリ２に出力する。

第２図は第１図のメインメモリ制御回路３の構成を示す
構成図である。図において、アンドゲート３１は補助メ
モリ２からの出力データ１０５と演算処理回路５からの
プログラムフェッチ信号１０４との論理積をとり、その
結果をエラーラッチ回路３４に出力する。

アンドゲート３２は補助メモリ２からの出力データ１０
５と、演算処理回路５およびＤＭＡ転送回路６からのリ
ードライト制御信号１０３のうちのメモリライト信号１
０３−２との論理積をとり、その結果をメインメモリ１
へのリードライト制御信号１０７のうちのメインメモリ
ライト信号１０７−２として出力する。

インバータ３３は補助メモリ２からの出力データ１０５
の値を反転し、その反転値をエラーラッチ回路３５に出
力する。

ここで、補助メモリ２からの出力データ＋０５の値が“
０”のときにはプログラム領域を示し、補助メモリ２か
らの出力データ＋０５の値が“１”のときにはデータ領
域を示している。

エラーラッチ回路３４は演算処理回路５およびＤＭＡ転
送回路６からのリードライト制御信号１０３のうちのメ
モリリード信号１０３−１と、アンドゲート３１からの
出力とによりプログラムフェッチの異常を検出すると、
演算処理回路５への異常報告信号１０８のうちのプログ
ラムフェッチ異常信号１０ｇ−１を生成して出力する。

エラーラッチ回路３５は演算処理回路５およびＤＭＡ転
送回路６からのリードライト制御信号■０３のうちのメ
モリライト信号１０３−２と、インバータ３３からの出
力とによりプログラム領域へのデータ書込み異常を検出
すると、演算処理回路５への異常報告信号１０８のうち
のプログラム領域デー夕書込み異常信号ＩＨ−２を生成
して出力する。

したがって、補助メモリ２からの出力データ１０５がデ
ータ領域を示しているにもかかわらず、演算処理回路５
からプログラムフェッチ信号１０４が指示され、メモリ
リード信号１０３−１が発生した場合には、エラーラッ
チ回路３４によりプログラムフェッチ異常信号１０８−
１が報告サレル。

また、補助メモリ２からの出力データ１０５がプログラ
ム領域を示しているにもかかわらず、メモリライト信号
１０３−２が発生した場合には、アンドゲート３２によ
りメモリライト信号１０３−２の送出が抑止され、エラ
ーラッチ回路３５によりプログラム領域データ書込み異
常信号１０Ｂ−２が報告される。

第３図は第１図の補助メモリ制御回路４の構成を示す構
成図である。図において、データ領域判定回路４１はデ
ータバス１００上のデータにより、該データが読出され
たメインメモリ１の領域がデータ領域かプログラム領域
かを判定し、その結果をアンドゲート４３に出力する。

オアゲート４２は演算処理回路５およびＤＭＡ転送回路
６からのリードライト制御信号ＩＬＩのうちのメモリリ
ード信号１０３−１とメモリライト信号１０３−２との
論理和をとり、その結果をアンドゲート４６に出力する
。

アンドゲート４３は演算処理回路５からの補助メモリ制
御信号１０２とデータ領域判定回路４１からの出力との
論理積をとり、その結果をデータ１Ｏｅ−ｔとして補助
メモリ２に送出する。

アンドゲート４４は演算処理回路５からの補助メモリ制
御信号１０２と、演算処理回路５およびＤＭＡ転送回路
６からのリードライト制御信号１０３のうちのメモリリ
ード信号１０３−１との論理積をとり、その結果をライ
ト信号１０Ｂ−２として補助メモリ２に送出する。

インバータ４５は演算処理回路５からの補助メモリ制御
信号１０２を反転し、その反転値をアンドゲート４６に
出力する。

アンドゲート４６はオアゲート４２の出力とインバータ
４５からの反転値との論理積をとり、その結果をリード
信号１０６−３として補助メモリ２に出力する。

ここで、演算処理回路５からの補助メモリ制御信号１０
２の値が“１”のときには補助メモリ２への書込みを示
し、演算処理回路５からの補助メモリ制御信号１０２の
値が“０”のときには補助メモリ２からの読出しを示し
ている。

メインメモリ１へのプログラムロード後、演算処理回路
５はアドレスバス１０１とリードライト制御信号１（１
３とによりメインメモリ１に対してデータの読出しを行
うとともに、補助メモリ制御回路４への補助メモリ制御
信号１０２の値を“１”とする。

これにより、データ領域判定回路４１はデータバス１０
０上のデータ、すなわちプログラムロード後にメインメ
モリ１から読出されたデータにより、該データが読出さ
れたメインメモリ１の領域がデータ領域かプログラム領
域かを判定する。

本実施例ではデータバス１００上のデータのビットが全
て“０”の場合に、データ領域判定回路４１がデータ領
域と判定して“１”を出力するようにしている。

これは通常のプログラムにおいて、プログラムロード後
のメインメモリ１の内容が全て“０”の部分がデータ領
域であることを利用したものである。したがって、メイ
ンメモリ１の内容が全て“０１の部分がデータ領域でな
い装置においては、このデータ領域判定回路４１が装置
個別に決定されることになる。

メインメモリ１の０訃地から順次読出されたデータをデ
ータ領域判定回路４１によりデータ領域かプログラム領
域かを判定し、メインメモリ１の領域がデータ領域と判
定されれば、補助メモリ２の該領域に対応するアドレス
に“１”が書込まれる。また、メインメモリ１の領域が
プログラム領域と判定されれば、補助メモリ２の該領域
に対応するアドレスに０２が書込まれる。

補助メモリ２にメインメモリ１の全ての領域の情報が入
力されると、演算処理回路５では補助メモ１）制御信号
１０２を“０“とし、補助メモリ制御回路４てはそれ以
後入力されるリードライト制御信号１０３に応答して補
助メモリ２から出力データ１０５を読出すこととなる。

これにより、メインメモリ１に対する１碕出し書込みが
行われるとき、補助メモリ２からの出力データ１０５に
応じてメインメモリ制御回路３から異常報告を行ったり
、あるいはメインメモリ１への吉込みを抑止することが
できる。よって、メモリの故障やＤＭＡ転送回路６の故
障などによるメインメモリ１のプログラム領域への不正
データの書込みを防止し、異常検出時に正しい障害処理
を行うことができる。

このように、メインメモリ１へのプログラムフェッチが
発生した場合、補助メモリ２からの出力データ１（１５
がデータ領域を示すときに演算処理回路５に異常を報告
し、メインメモリ１へのメモリライト信号１０３−２が
発生した場合、補助メモリ２からの出力データ１０５が
プログラム領域を示すときにそのメモリライト信号１０
３−２の送出を抑止するようにすることによって、メモ
リ故障やＤＭＡ転送１Ｉｉｌ路６の故１障などによりプ
ログラム領域に不正データが書込まれるのを防ＩＩ−シ
、正しい障害処理を行うことができる。

発明の詳細 な説明したように本発明によれば、メインメモリのプロ
グラム領域以外でプログラムフェッチが発生したときに
異常を通知し、メインメモリのプログラム領域への書込
み要求が発生したときに該書込み要求を抑止するように
することによって、メモリの故障やＤＭＡ転送回路の故
障などによるプログラム部の領域への不正データの書込
みを防止し、異常検出時に正しい障害処理を行うことか
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のメインメモリ制御回路の構成を示す構成
図、第３図は第１図の補助メモリ制御回路の構成を示す
構成図である。 主要部分の符号の説明 １・・・・・・メインメモリ ２・・・・・・補助メモリ ３・・・・・・メインメモリ制御回路 ４・・・・・・補助メモリ制御回路 ５・・・・・・演算処理回路 ３１、　３２゜ ４３、　４４゜ ３３゜ ３４゜ ４６・・・・・・アンドゲート ４２・・・・・・インバータ ３５・・・・・・エラーラッチ回路 ４１・・・・・・データ領域判定回路 ４２・・・・・・オアゲート

Claims (1)

【特許請求の範囲】
1. （１）メインメモリのアドレスに対応してプログラム領
   域かデータ領域かを示す領域情報を格納する格納手段と
   、前記メインメモリへのプログラムフェッチのアドレス
   に対応して前記格納手段から読出された前記領域情報が
   前記データ領域を示すときに異常を通知する通知手段と
   、前記メインメモリへの書込み要求のアドレスに対応し
   て前記格納手段から読出された前記領域情報が前記プロ
   グラム領域を示すときに前記書込み要求を抑止する抑止
   手段とを有することを特徴とするメモリデータ保護回路
   。