JPH05289947A - Ｅｃｃチェック方式 - Google Patents
Ｅｃｃチェック方式Info
- Publication number
- JPH05289947A JPH05289947A JP4094083A JP9408392A JPH05289947A JP H05289947 A JPH05289947 A JP H05289947A JP 4094083 A JP4094083 A JP 4094083A JP 9408392 A JP9408392 A JP 9408392A JP H05289947 A JPH05289947 A JP H05289947A
- Authority
- JP
- Japan
- Prior art keywords
- data
- ecc
- buffer memory
- main memory
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】主記憶とバッファ記憶間の連続データ転送にお
けるＥＣＣチェックを抑止し、信頼性を損なうことなく
主記憶とバッファ記憶間の高速データ転送を可能とす
る。 【構成】主記憶３とバッファ記憶２間の連続データ転送
では、ＥＣＣチェック＆訂正回路９を抑止して高速デー
タ転送を実行する。連続データ転送で最初に発生した１
ビットエラーのアドレス、訂正したデータをレジスタに
取り込み、データ転送終了後、レジスタのアドレスが指
す主記憶３とバッファ記憶２のデータをレジスタのデー
タに書き替える。連続データ転送で最初に発生した１ビ
ットエラーのブロックアドレスをレジスタに取り込み、
データ転送終了後、レジスタが指すブロックの全データ
についてＣＣチェックを行ない、もし１ビットエラーの
場合は主記憶３とバッファ記憶２に訂正したデータを書
き込む。
けるＥＣＣチェックを抑止し、信頼性を損なうことなく
主記憶とバッファ記憶間の高速データ転送を可能とす
る。 【構成】主記憶３とバッファ記憶２間の連続データ転送
では、ＥＣＣチェック＆訂正回路９を抑止して高速デー
タ転送を実行する。連続データ転送で最初に発生した１
ビットエラーのアドレス、訂正したデータをレジスタに
取り込み、データ転送終了後、レジスタのアドレスが指
す主記憶３とバッファ記憶２のデータをレジスタのデー
タに書き替える。連続データ転送で最初に発生した１ビ
ットエラーのブロックアドレスをレジスタに取り込み、
データ転送終了後、レジスタが指すブロックの全データ
についてＣＣチェックを行ない、もし１ビットエラーの
場合は主記憶３とバッファ記憶２に訂正したデータを書
き込む。
Description
【０００１】
【産業上の利用分野】本発明は、主記憶とバッファ記憶
がそれぞれＥＣＣを具備するデータ処理システムにおけ
るＥＣＣのチェック方式に関し、特に主記憶とバッファ
記憶間の連続データ転送時のＥＣＣチェックによるオー
バーヘッドを回避可能としたＥＣＣチェック方式に関す
る。
がそれぞれＥＣＣを具備するデータ処理システムにおけ
るＥＣＣのチェック方式に関し、特に主記憶とバッファ
記憶間の連続データ転送時のＥＣＣチェックによるオー
バーヘッドを回避可能としたＥＣＣチェック方式に関す
る。
【０００２】
【従来の技術】従来、主記憶には記憶素子としてビット
単価が安価なＤＲＡＭを使用し、大容量化に伴うソフト
エラー等のデータ誤り訂正機能としてＥＣＣ方式を採用
し、１ビットエラー訂正、２ビットエラー検出により保
持データの信頼性を向上させてきた。一方、高速性を要
求されるバッファ記憶には記憶素子としてＳＲＡＭを使
用し、記憶容量が主記憶と比較して小さいことから、エ
ラーチェック方式もより簡単なパリティチェック方式を
採用することが多かった。
単価が安価なＤＲＡＭを使用し、大容量化に伴うソフト
エラー等のデータ誤り訂正機能としてＥＣＣ方式を採用
し、１ビットエラー訂正、２ビットエラー検出により保
持データの信頼性を向上させてきた。一方、高速性を要
求されるバッファ記憶には記憶素子としてＳＲＡＭを使
用し、記憶容量が主記憶と比較して小さいことから、エ
ラーチェック方式もより簡単なパリティチェック方式を
採用することが多かった。
【０００３】しかし、近年、顕著なプロセッサの高速
化、主記憶の大容量化に伴い、それに合わせてバッファ
記憶の大容量化が進められ、バッファ記憶にＥＣＣ方式
を採用する例も現われてきた。
化、主記憶の大容量化に伴い、それに合わせてバッファ
記憶の大容量化が進められ、バッファ記憶にＥＣＣ方式
を採用する例も現われてきた。
【０００４】主記憶とバッファ記憶間のデータ転送、例
えば、主記憶からバッファ記憶へのブロック転送やバッ
ファ記憶から主記憶へのコピーバック動作は、従来、バ
ッファ記憶にパリティチェック方式を採用した場合に
は、ＥＣＣチェックとパリティ生成、あるいはパリティ
チェックとＥＣＣ生成等の動作が必要となり、更に、バ
ッファ記憶にＥＣＣ方式を採用した場合でも、一般に主
記憶とバッファ記憶のバスが異なることから、ＥＣＣチ
ェックとＥＣＣ生成動作が必要であった。
えば、主記憶からバッファ記憶へのブロック転送やバッ
ファ記憶から主記憶へのコピーバック動作は、従来、バ
ッファ記憶にパリティチェック方式を採用した場合に
は、ＥＣＣチェックとパリティ生成、あるいはパリティ
チェックとＥＣＣ生成等の動作が必要となり、更に、バ
ッファ記憶にＥＣＣ方式を採用した場合でも、一般に主
記憶とバッファ記憶のバスが異なることから、ＥＣＣチ
ェックとＥＣＣ生成動作が必要であった。
【０００５】また、記憶データのエラー検出時の回復処
理の従来技術としては、特開昭６１−２６１５３号公報
で開示してあるようにエラーアドレスの先頭アドレスと
最終アドレスを保持し、その間のアドレスデータを切り
離す方法などがある。
理の従来技術としては、特開昭６１−２６１５３号公報
で開示してあるようにエラーアドレスの先頭アドレスと
最終アドレスを保持し、その間のアドレスデータを切り
離す方法などがある。
【０００６】
【発明が解決しようとする課題】上記従来技術は主記憶
とバッファ記憶間の連続データ転送において、ＥＣＣチ
ェック、ＥＣＣ生成またはパリティチェック、パリティ
生成等のオーバヘッド時間が必要なため、データ転送レ
ートに制限を与えるという問題点を有するものであっ
た。また、前記連続データ転送においてＥＣＣの１ビッ
トエラーが発生した場合におけるデータ訂正としては、
割込み処理で連続データ転送終了後マイクロプログラム
の再読み出しにより訂正する方法などがあるが、エラー
処理が複雑になるという問題点を有するものであり、さ
らに、ＥＣＣの２ビットエラーが発生した場合には、デ
ータ転送の強制終了後のリトライ処理、またはシステム
ダウンとなり、システム管理上問題点となっていた。
とバッファ記憶間の連続データ転送において、ＥＣＣチ
ェック、ＥＣＣ生成またはパリティチェック、パリティ
生成等のオーバヘッド時間が必要なため、データ転送レ
ートに制限を与えるという問題点を有するものであっ
た。また、前記連続データ転送においてＥＣＣの１ビッ
トエラーが発生した場合におけるデータ訂正としては、
割込み処理で連続データ転送終了後マイクロプログラム
の再読み出しにより訂正する方法などがあるが、エラー
処理が複雑になるという問題点を有するものであり、さ
らに、ＥＣＣの２ビットエラーが発生した場合には、デ
ータ転送の強制終了後のリトライ処理、またはシステム
ダウンとなり、システム管理上問題点となっていた。
【０００７】本発明の目的は、従来技術における上記問
題点を解消し、それぞれＥＣＣを有する主記憶とバッフ
ァ記憶間のデータ転送におけるＥＣＣチェックおよびＥ
ＣＣ生成のオーバーヘッドを回避し、信頼性を損なうこ
となく高速データ転送を実現するための方法を提供する
ことにある。
題点を解消し、それぞれＥＣＣを有する主記憶とバッフ
ァ記憶間のデータ転送におけるＥＣＣチェックおよびＥ
ＣＣ生成のオーバーヘッドを回避し、信頼性を損なうこ
となく高速データ転送を実現するための方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明の上記目的は、主
記憶とバッファ記憶がそれぞれＥＣＣを具備するデータ
処理システムにおいて、前記主記憶と前記バッファ記憶
間の連続データ転送時にエラーが発生しても、直ちにＥ
ＣＣの１ビット修正および２ビットエラー検出を実行せ
ず、送信元のデータおよびＥＣＣコードをそのまま受信
側に転送し、該転送したデータを中央処理装置または入
出力装置がアクセスした場合のみＥＣＣの１ビット修正
および２ビットエラーチェックを実行することにより、
または、前記データ転送時にＥＣＣの１ビットエラーが
発生した場合には、該エラーアドレスと該１ビットエラ
ーデータを訂正したデータを保持し、前記データ転送が
終了次第、前記保持したアドレスに対応する前記主記憶
および前記バッファ記憶のデータを前記保持したデータ
に書き替えることにより、あるいは、前記データ転送時
にＥＣＣの１ビットエラーが発生した場合には、該エラ
ーとなったブロックアドレスを保持し、前記データ転送
が終了次第、前記保持したブロックアドレスに対応する
ブロックの全データをダミーリードし、訂正したデータ
を前記主記憶および前記バッファ記憶に書き戻すことに
より達成される。
記憶とバッファ記憶がそれぞれＥＣＣを具備するデータ
処理システムにおいて、前記主記憶と前記バッファ記憶
間の連続データ転送時にエラーが発生しても、直ちにＥ
ＣＣの１ビット修正および２ビットエラー検出を実行せ
ず、送信元のデータおよびＥＣＣコードをそのまま受信
側に転送し、該転送したデータを中央処理装置または入
出力装置がアクセスした場合のみＥＣＣの１ビット修正
および２ビットエラーチェックを実行することにより、
または、前記データ転送時にＥＣＣの１ビットエラーが
発生した場合には、該エラーアドレスと該１ビットエラ
ーデータを訂正したデータを保持し、前記データ転送が
終了次第、前記保持したアドレスに対応する前記主記憶
および前記バッファ記憶のデータを前記保持したデータ
に書き替えることにより、あるいは、前記データ転送時
にＥＣＣの１ビットエラーが発生した場合には、該エラ
ーとなったブロックアドレスを保持し、前記データ転送
が終了次第、前記保持したブロックアドレスに対応する
ブロックの全データをダミーリードし、訂正したデータ
を前記主記憶および前記バッファ記憶に書き戻すことに
より達成される。
【０００９】
【作用】本発明において、ＥＣＣチェックおよびＥＣＣ
生成自体は主記憶制御機構またはバッファ記憶制御機構
で行う。前述の如く、主記憶とバッファ記憶間の連続デ
ータ転送では、ＥＣＣチェックおよびＥＣＣ生成時間が
連続アクセスのオーバーヘッドとなり、データ転送レー
トに制限を与える。特に、主記憶とバッファ記憶が同一
バス上に接続されている場合は、高速データ転送が期待
できるが、前記オーバーヘッドが問題となる。
生成自体は主記憶制御機構またはバッファ記憶制御機構
で行う。前述の如く、主記憶とバッファ記憶間の連続デ
ータ転送では、ＥＣＣチェックおよびＥＣＣ生成時間が
連続アクセスのオーバーヘッドとなり、データ転送レー
トに制限を与える。特に、主記憶とバッファ記憶が同一
バス上に接続されている場合は、高速データ転送が期待
できるが、前記オーバーヘッドが問題となる。
【００１０】本発明によれば、前記オーバーヘッドの回
避が可能となり、主記憶とバッファ記憶間の高速データ
転送が実現できる。即ち、主記憶とバッファ記憶間の連
続データ転送時ではＥＣＣチェックを行わないか、また
は、ＥＣＣチェックを行った場合でもその場ではエラー
訂正、エラー検出を実行せず、エラーアドレスと訂正し
たエラーデータあるいはエラーブロックアドレスを保持
し、転送終了後に該保持したデータを主記憶とバッファ
記憶の該保持したアドレスに書き込むことにより、ある
いは前記保持したエラーブロックアドレスのブロックの
全データをダミーリードし、訂正したデータを前記主記
憶および前記バッファ記憶に書き戻すことにより前記オ
ーバーヘッドの回避が可能となる。
避が可能となり、主記憶とバッファ記憶間の高速データ
転送が実現できる。即ち、主記憶とバッファ記憶間の連
続データ転送時ではＥＣＣチェックを行わないか、また
は、ＥＣＣチェックを行った場合でもその場ではエラー
訂正、エラー検出を実行せず、エラーアドレスと訂正し
たエラーデータあるいはエラーブロックアドレスを保持
し、転送終了後に該保持したデータを主記憶とバッファ
記憶の該保持したアドレスに書き込むことにより、ある
いは前記保持したエラーブロックアドレスのブロックの
全データをダミーリードし、訂正したデータを前記主記
憶および前記バッファ記憶に書き戻すことにより前記オ
ーバーヘッドの回避が可能となる。
【００１１】ここで、誤ったデータをそのまま主記憶ま
たはバッファ記憶に書き込んだとしても、次に中央処理
装置または入出力装置が該データを読みだす前に該デー
タが書き変われば、１ビットエラーおよび２ビットエラ
ーの訂正が自動的に完了し、たとえ書き変わらないとし
ても、次の中央処理装置または入出力装置からのアクセ
スによって１ビットエラー修正、２ビットエラー検出が
可能であるため、従来方式と比較して信頼性を損なうこ
とはない。逆に、２ビットエラーでシステムダウンを避
ける可能性が生まれる点で、本発明はより有利な方式で
ある。
たはバッファ記憶に書き込んだとしても、次に中央処理
装置または入出力装置が該データを読みだす前に該デー
タが書き変われば、１ビットエラーおよび２ビットエラ
ーの訂正が自動的に完了し、たとえ書き変わらないとし
ても、次の中央処理装置または入出力装置からのアクセ
スによって１ビットエラー修正、２ビットエラー検出が
可能であるため、従来方式と比較して信頼性を損なうこ
とはない。逆に、２ビットエラーでシステムダウンを避
ける可能性が生まれる点で、本発明はより有利な方式で
ある。
【００１２】
【実施例】以下、本発明の実施例を図面により説明す
る。
る。
【００１３】図１は本発明の第一の実施例を示す構成図
で、図において、１はマイクロプロセッサ、２はバッフ
ァ記憶、３は主記憶、４は中央処理機構、５はバッファ
記憶制御機構、６は主記憶制御機構、７はアドレスアレ
イ、８はヒット判定回路、９はＥＣＣチェック＆訂正回
路、１０はＥＣＣ生成回路、１１は双方向ドライバ、１
２、１３はセレクタである。マイクロプロセッサ１には
中央処理機構４とバッファ記憶制御機構５と主記憶制御
機構６およびアドレスアレイ７が内蔵されていて、バッ
ファ記憶２と主記憶３は同一のデータバス１０１によっ
てマイクロプロセッサ１に接続されていて、ライン１０
２はバッファ記憶２のアドレスおよびコントロール信
号、ライン１０３は主記憶３のアドレスおよびコントロ
ール信号である。アドレスアレイ７はバッファ記憶２の
タグメモリで、バッファ記憶２と主記憶３の対応を保持
している。
で、図において、１はマイクロプロセッサ、２はバッフ
ァ記憶、３は主記憶、４は中央処理機構、５はバッファ
記憶制御機構、６は主記憶制御機構、７はアドレスアレ
イ、８はヒット判定回路、９はＥＣＣチェック＆訂正回
路、１０はＥＣＣ生成回路、１１は双方向ドライバ、１
２、１３はセレクタである。マイクロプロセッサ１には
中央処理機構４とバッファ記憶制御機構５と主記憶制御
機構６およびアドレスアレイ７が内蔵されていて、バッ
ファ記憶２と主記憶３は同一のデータバス１０１によっ
てマイクロプロセッサ１に接続されていて、ライン１０
２はバッファ記憶２のアドレスおよびコントロール信
号、ライン１０３は主記憶３のアドレスおよびコントロ
ール信号である。アドレスアレイ７はバッファ記憶２の
タグメモリで、バッファ記憶２と主記憶３の対応を保持
している。
【００１４】中央処理機構４からバッファ記憶制御機構
５にリード起動がかかると、アドレスアレイ７が参照さ
れ、参照データ１０８と中央処理機構４からの出力アド
レス１０４の上位がヒット判定回路８によって比較さ
れ、該比較結果がヒットの場合はバッファ記憶２の読み
出しデータをデータバス１０１、双方向ドライバ１１、
セレクタ１３、ライン１０５経由で中央処理機構４に取
り込む。この時、該読み出しデータはＥＣＣチェック＆
訂正回路９によってチェックされ、もし１ビットエラー
の場合はライン１１３によりバッファ記憶制御機構５と
主記憶制御機構６へエラー報告が行なわれ、ＥＣＣチェ
ック＆訂正回路９によって該読み出しデータを訂正し、
セレクタ１３をＥＣＣチェック＆訂正回路９側に選択し
て該訂正したデータを中央処理機構４に取り込む。
５にリード起動がかかると、アドレスアレイ７が参照さ
れ、参照データ１０８と中央処理機構４からの出力アド
レス１０４の上位がヒット判定回路８によって比較さ
れ、該比較結果がヒットの場合はバッファ記憶２の読み
出しデータをデータバス１０１、双方向ドライバ１１、
セレクタ１３、ライン１０５経由で中央処理機構４に取
り込む。この時、該読み出しデータはＥＣＣチェック＆
訂正回路９によってチェックされ、もし１ビットエラー
の場合はライン１１３によりバッファ記憶制御機構５と
主記憶制御機構６へエラー報告が行なわれ、ＥＣＣチェ
ック＆訂正回路９によって該読み出しデータを訂正し、
セレクタ１３をＥＣＣチェック＆訂正回路９側に選択し
て該訂正したデータを中央処理機構４に取り込む。
【００１５】一方、ヒット判定回路８の比較結果がミス
ヒットの場合はライン１１０によりバッファ記憶制御機
構５と主記憶制御機構６にコピーバックまたはブロック
転送起動がかかる。ここでコピーバックはバッファ記憶
２のみにデータ変更来歴がある場合に発生するバッファ
記憶２から主記憶３へのブロック単位の連続データ転送
のことで、ブロック転送は主記憶３からバッファ記憶２
へのブロック単位の連続データ転送のことである。セレ
クタ１２は中央処理機構４からのアドレス１０４とアド
レスアレイ７の参照データ１０８を選択し、バッファ記
憶制御機構５と主記憶制御機構６およびアドレスアレイ
７への参照アドレス１０７を出力するセレクタで、コピ
ーバックの場合のみライン１０８を選択する。コピーバ
ックまたはブロック転送起動がかかると、バッファ記憶
２と主記憶３の間でデータバス１０１を介して連続デー
タ転送を実行するが、この時、データバス１０１のＥＣ
Ｃチェックはヒット判定回路８からのコピーバックまた
はブロック転送アクセス中を示す信号１０９によって抑
止される。
ヒットの場合はライン１１０によりバッファ記憶制御機
構５と主記憶制御機構６にコピーバックまたはブロック
転送起動がかかる。ここでコピーバックはバッファ記憶
２のみにデータ変更来歴がある場合に発生するバッファ
記憶２から主記憶３へのブロック単位の連続データ転送
のことで、ブロック転送は主記憶３からバッファ記憶２
へのブロック単位の連続データ転送のことである。セレ
クタ１２は中央処理機構４からのアドレス１０４とアド
レスアレイ７の参照データ１０８を選択し、バッファ記
憶制御機構５と主記憶制御機構６およびアドレスアレイ
７への参照アドレス１０７を出力するセレクタで、コピ
ーバックの場合のみライン１０８を選択する。コピーバ
ックまたはブロック転送起動がかかると、バッファ記憶
２と主記憶３の間でデータバス１０１を介して連続デー
タ転送を実行するが、この時、データバス１０１のＥＣ
Ｃチェックはヒット判定回路８からのコピーバックまた
はブロック転送アクセス中を示す信号１０９によって抑
止される。
【００１６】前記連続データ転送中に１ビットエラー、
２ビットエラーが発生しても本実施例では検出不可能で
あるが、該エラーデータを次に中央処理機構４が読み出
した時に訂正、検出をするとができる。
２ビットエラーが発生しても本実施例では検出不可能で
あるが、該エラーデータを次に中央処理機構４が読み出
した時に訂正、検出をするとができる。
【００１７】図２は本発明の第二の実施例を示す構成図
で、図１の構成にレジスタ１４、１５とセレクタ１６、
１７を追加した構成である。レジスタ１５はバッファ記
憶２と主記憶３の間のデータ転送時に１ビットエラーが
発生した場合に、該エラーアドレスを保持するためのレ
ジスタであり、レジスタ１４は該エラーデータを訂正し
たデータを保持するためのレジスタである。バッファ記
憶２と主記憶３の間でコピーバックまたはブロック転送
による連続データ転送が始まると、ＥＣＣチェック＆訂
正回路９はデータバス１０１のデータをチェックし、も
し１ビットエラーが発生した場合にはライン１１３によ
りバッファ記憶制御機構５と主記憶制御機構６へエラー
報告が行なわれ、ライン１１１により該エラーアドレス
をレジスタ１５に、該エラーデータを訂正したデータを
レジスタ１４に格納し、連続データ転送が終了後、セレ
クタ１６をレジスタ１５側に、セレクタ１７をレジスタ
１４側に選択して、レジスタ１５に格納したアドレスで
バッファ記憶制御機構５と主記憶制御機構６にライト起
動をかけ、バッファ記憶２と主記憶３にレジスタ１４に
格納したデータを書き込む。この時、ＥＣＣ生成回路１
０は使用しない。また前記連続データ転送中に２ビット
エラーが発生した場合にはレジスタ１４、１５への格納
は実行せず、第一の実施例と同様の動作を行なう。
で、図１の構成にレジスタ１４、１５とセレクタ１６、
１７を追加した構成である。レジスタ１５はバッファ記
憶２と主記憶３の間のデータ転送時に１ビットエラーが
発生した場合に、該エラーアドレスを保持するためのレ
ジスタであり、レジスタ１４は該エラーデータを訂正し
たデータを保持するためのレジスタである。バッファ記
憶２と主記憶３の間でコピーバックまたはブロック転送
による連続データ転送が始まると、ＥＣＣチェック＆訂
正回路９はデータバス１０１のデータをチェックし、も
し１ビットエラーが発生した場合にはライン１１３によ
りバッファ記憶制御機構５と主記憶制御機構６へエラー
報告が行なわれ、ライン１１１により該エラーアドレス
をレジスタ１５に、該エラーデータを訂正したデータを
レジスタ１４に格納し、連続データ転送が終了後、セレ
クタ１６をレジスタ１５側に、セレクタ１７をレジスタ
１４側に選択して、レジスタ１５に格納したアドレスで
バッファ記憶制御機構５と主記憶制御機構６にライト起
動をかけ、バッファ記憶２と主記憶３にレジスタ１４に
格納したデータを書き込む。この時、ＥＣＣ生成回路１
０は使用しない。また前記連続データ転送中に２ビット
エラーが発生した場合にはレジスタ１４、１５への格納
は実行せず、第一の実施例と同様の動作を行なう。
【００１８】図３は本発明の第三の実施例を示す構成図
で、図１の構成にレジスタ１８、セレクタ１６、１９を
追加した構成である。レジスタ１８はバッファ記憶２と
主記憶３の間のデータ転送時に１ビットエラーが発生し
た場合に、該エラーブロックアドレスを保持するための
レジスタである。バッファ記憶２と主記憶３の間で連続
データ転送が始まると、ＥＣＣチェック＆訂正回路９は
データバス１０１のデータをチェックし、もし１ビット
エラーが発生した場合にはライン１１３によりバッファ
記憶制御機構５と主記憶制御機構６へエラー報告が行な
われ、ライン１１１により該エラーブロックアドレスを
レジスタ１８に格納し、連続データ転送が終了後、セレ
クタ１６をレジスタ１８側に、セレクタ１９をＥＣＣチ
ェック＆訂正回路９側に選択して、レジスタ１８に格納
したブロックアドレスのブロックの全データについてバ
ッファ記憶制御機構５にダミーリード起動をかけ、バッ
ファ記憶２から読み出したデータをＥＣＣチェック＆訂
正回路９でＥＣＣチェックし、もし該チェック結果が１
ビットエラーの場合は訂正したデータをライン１１２、
セレクタ１９、ドライバ１１、データバス１０１経由で
バッファ記憶２と主記憶３に書き込む。この時、ＥＣＣ
生成回路１０は使用しない。また前記連続データ転送中
に２ビットエラーが発生した場合にはレジスタ１４、１
５への格納は実行せず、第一の実施例と同様の動作を行
なう。
で、図１の構成にレジスタ１８、セレクタ１６、１９を
追加した構成である。レジスタ１８はバッファ記憶２と
主記憶３の間のデータ転送時に１ビットエラーが発生し
た場合に、該エラーブロックアドレスを保持するための
レジスタである。バッファ記憶２と主記憶３の間で連続
データ転送が始まると、ＥＣＣチェック＆訂正回路９は
データバス１０１のデータをチェックし、もし１ビット
エラーが発生した場合にはライン１１３によりバッファ
記憶制御機構５と主記憶制御機構６へエラー報告が行な
われ、ライン１１１により該エラーブロックアドレスを
レジスタ１８に格納し、連続データ転送が終了後、セレ
クタ１６をレジスタ１８側に、セレクタ１９をＥＣＣチ
ェック＆訂正回路９側に選択して、レジスタ１８に格納
したブロックアドレスのブロックの全データについてバ
ッファ記憶制御機構５にダミーリード起動をかけ、バッ
ファ記憶２から読み出したデータをＥＣＣチェック＆訂
正回路９でＥＣＣチェックし、もし該チェック結果が１
ビットエラーの場合は訂正したデータをライン１１２、
セレクタ１９、ドライバ１１、データバス１０１経由で
バッファ記憶２と主記憶３に書き込む。この時、ＥＣＣ
生成回路１０は使用しない。また前記連続データ転送中
に２ビットエラーが発生した場合にはレジスタ１４、１
５への格納は実行せず、第一の実施例と同様の動作を行
なう。
【００１９】図２の実施例では、前記連続データ転送中
に複数の１ビットエラーが発生した場合には最初に発生
した１ビットエラー以外はエラーを無視し、図１の実施
例と同じ動作となり、複数の１ビットエラーに対しても
連続データ転送終了後直に全ブロックデータを訂正可能
としたのが図３の実施例である。
に複数の１ビットエラーが発生した場合には最初に発生
した１ビットエラー以外はエラーを無視し、図１の実施
例と同じ動作となり、複数の１ビットエラーに対しても
連続データ転送終了後直に全ブロックデータを訂正可能
としたのが図３の実施例である。
【００２０】図４は本発明の実施例において、バッファ
記憶２から主記憶３への４回連続転送のタイミングを示
した図で、（ａ）図は従来の方法による転送タイミン
グ、（ｂ）図は本発明における第一の実施例の方法によ
る転送タイミング、（ｃ）図は第二の実施例の方法によ
る転送タイミング、（ｄ）図は第三の実施例の方法によ
る転送タイミングである。図において、ＤＴはバスデー
タ１０１、ＥＲＲはエラー報告信号１１３、ＷＥはバッ
ファ記憶２へのライトイネーブル信号、ＲＥＧＳはレジ
スタセット信号１１１のことである。
記憶２から主記憶３への４回連続転送のタイミングを示
した図で、（ａ）図は従来の方法による転送タイミン
グ、（ｂ）図は本発明における第一の実施例の方法によ
る転送タイミング、（ｃ）図は第二の実施例の方法によ
る転送タイミング、（ｄ）図は第三の実施例の方法によ
る転送タイミングである。図において、ＤＴはバスデー
タ１０１、ＥＲＲはエラー報告信号１１３、ＷＥはバッ
ファ記憶２へのライトイネーブル信号、ＲＥＧＳはレジ
スタセット信号１１１のことである。
【００２１】（ａ）図の従来の方法では全転送データに
ついてＥＣＣチェックを行なうため、ＥＲＲが確定した
後ＷＥをアサートする必要があったが、（ｂ）図の第一
の実施例の方法ではＥＣＣチェックを行なわないため、
ＤＴの確定時間のみの制限でＷＥをアサートすることが
でき、（ａ）図と比較して高速にデータ転送を実行でき
る。また、（ｃ）図、（ｄ）図の第二、第三の実施例の
方法においても、連続転送で一回だけ１ビットエラーを
検出すればよく、その処理が次のデータ転送サイクルに
オーバーラップしても問題ないことから、（ａ）図と同
様に高速データ転送を実行できる。なお、（ｃ）図では
連続転送終了後、訂正したエラーデータをバッファ記憶
２（ＢＳ）、主記憶３（ＭＭ）へ書き戻し、（ｄ）図で
は連続転送終了後、エラーとなったブロックの全データ
についてＢＳからデータを読み出し、ＥＣＣチェックを
行ない、もし１ビットエラーならば訂正後ＢＳ、ＭＭに
訂正したデータを書き戻している。
ついてＥＣＣチェックを行なうため、ＥＲＲが確定した
後ＷＥをアサートする必要があったが、（ｂ）図の第一
の実施例の方法ではＥＣＣチェックを行なわないため、
ＤＴの確定時間のみの制限でＷＥをアサートすることが
でき、（ａ）図と比較して高速にデータ転送を実行でき
る。また、（ｃ）図、（ｄ）図の第二、第三の実施例の
方法においても、連続転送で一回だけ１ビットエラーを
検出すればよく、その処理が次のデータ転送サイクルに
オーバーラップしても問題ないことから、（ａ）図と同
様に高速データ転送を実行できる。なお、（ｃ）図では
連続転送終了後、訂正したエラーデータをバッファ記憶
２（ＢＳ）、主記憶３（ＭＭ）へ書き戻し、（ｄ）図で
は連続転送終了後、エラーとなったブロックの全データ
についてＢＳからデータを読み出し、ＥＣＣチェックを
行ない、もし１ビットエラーならば訂正後ＢＳ、ＭＭに
訂正したデータを書き戻している。
【００２２】図４では、バッファ記憶２から主記憶３へ
の連続転送タイミングのみを示しているが、主記憶３か
らバッファ記憶２への連続転送においても、本発明によ
れば同様に高速化が可能なことは言うまでもない。
の連続転送タイミングのみを示しているが、主記憶３か
らバッファ記憶２への連続転送においても、本発明によ
れば同様に高速化が可能なことは言うまでもない。
【００２３】
【発明の効果】以上詳細に説明した如く、本発明によれ
ば、主記憶とバッファ記憶がＥＣＣを具備するデータ処
理システムにおいて、主記憶とバッファ記憶間の連続デ
ータ転送におけるＥＣＣチェック、生成時間のオーバー
ヘッドが容易に回避でき、信頼性を損なうことなく主記
憶とバッファ記憶間の高速データ転送が可能になるとい
う顕著な効果がある。
ば、主記憶とバッファ記憶がＥＣＣを具備するデータ処
理システムにおいて、主記憶とバッファ記憶間の連続デ
ータ転送におけるＥＣＣチェック、生成時間のオーバー
ヘッドが容易に回避でき、信頼性を損なうことなく主記
憶とバッファ記憶間の高速データ転送が可能になるとい
う顕著な効果がある。
【図１】本発明の一実施例を示した図である。
【図２】本発明の一実施例を示した図である。
【図３】本発明の一実施例を示した図である。
【図４】本発明の動作タイミングを示した図である。
１…マイクロプロセッサ、 ２…バッファ記憶、 ３…主記憶、 ４…中央処理機構、 ５…バッファ記憶制御機構、 ６…主記憶制御機構、 ７…ドレスアレイ、 ８…ヒット判定回路、 ９…ＥＣＣチェック＆訂正回路、 １０…ＥＣＣ生成回路、 １１…双方向ドライバ、 １２、１３、１６、１７、１９…セレクタ、 １４、１５、１８…レジスタ。
Claims (3)
- 【請求項１】主記憶と該主記憶を制御する主記憶制御機
構と前記主記憶の内容の一部の写しを保持するバッファ
記憶と該バッファ記憶を制御するバッファ記憶制御機構
から成り、前記主記憶および前記バッファ記憶がそれぞ
れＥＣＣを具備するデータ処理システムにおいて、前記
主記憶と前記バッファ記憶間の連続データ転送時にはＥ
ＣＣの１ビット修正および２ビットエラー検出を実行せ
ず、送信元のデータおよびＥＣＣコードをそのまま受信
側に転送し、該転送したデータを中央処理装置または入
出力装置がアクセスした場合のみＥＣＣの１ビット修正
および２ビットエラーチェックを実行することを特徴と
するＥＣＣチェック方式。 - 【請求項２】請求項１から成るデータ処理システムにお
いて、前記主記憶と前記バッファ記憶間の連続データ転
送時に一回のみＥＣＣの１ビットエラーをチェックし、
もしＥＣＣの１ビットエラーが発生した場合には、該エ
ラーアドレスと該エラーデータを訂正したデータを保持
し、前記主記憶と前記バッファ記憶間のデータ転送が終
了次第、前記保持したアドレスに対応する前記主記憶お
よび前記バッファ記憶のデータを前記保持したデータに
書き替えることを特徴とするＥＣＣチェック方式。 - 【請求項３】請求項１から成るデータ処理システムにお
いて、前記主記憶と前記バッファ記憶間の連続データ転
送時にＥＣＣの１ビットエラーが発生した場合には、前
記バッファ記憶のエラーとなったブロックアドレスを保
持し、前記主記憶と前記バッファ記憶間のデータ転送が
終了次第、前記保持したブロックアドレスに対応するブ
ロックの全データをダミーリードし、訂正したデータを
前記主記憶および前記バッファ記憶に書き戻すことを特
徴とするＥＣＣチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094083A JPH05289947A (ja) | 1992-04-14 | 1992-04-14 | Ｅｃｃチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094083A JPH05289947A (ja) | 1992-04-14 | 1992-04-14 | Ｅｃｃチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289947A true JPH05289947A (ja) | 1993-11-05 |
Family
ID=14100585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4094083A Pending JPH05289947A (ja) | 1992-04-14 | 1992-04-14 | Ｅｃｃチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014006732A1 (ja) * | 2012-07-05 | 2014-01-09 | 富士通株式会社 | データ訂正方法、マルチプロセッサシステム、及びプロセッサ |
-
1992
- 1992-04-14 JP JP4094083A patent/JPH05289947A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014006732A1 (ja) * | 2012-07-05 | 2014-01-09 | 富士通株式会社 | データ訂正方法、マルチプロセッサシステム、及びプロセッサ |
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