JPH1021149A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリに固定故障が発生してもアクセス処理
の信頼性を落とさない。 【解決手段】 制御回路３はＳＩＭＭ１に固定故障が発
生してコピー動作指示信号Ｇを受信すると、アドレスデ
ータＢ´で指定したＳＩＭＭ１のワードのデータ部１０
１とＥＣＣ部１０２からＥＣＣ付き対象データを読み出
し、エラーチェック／訂正回路７でビットエラーを訂正
し、このデータ（データＩ′）の固定故障発生ビットを
代替データ選択回路１０により選択してその値をＳＩＭ
Ｍ１の予備部１０３に書き込むコピーサイクルを、ＳＩ
ＭＭ１の全てのワードに対して行い、これにより予備部
１０３に固定故障発生ビットの正しいデータがコピーさ
れる。これ以降、読み出しアクセスに対しては、ＳＩＭ
Ｍ１から読み出したＥＣＣ付き対象データの固定故障発
生ビットの値を予備部１０３のデータに置換し、この置
換したＥＣＣ付き対象データをエラーチェック／訂正回
路７に送る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テム等に用いられるメモリ装置に関するものである。

【０００２】

【従来の技術】一般に、コンピュータシステム等におい
て主記憶装置として用いられるメモリ装置はＤＲＡＭ等
の記憶部とその制御部により構成されている。ＤＲＡＭ
には、パッケージから出されるα線により記憶内容が反
転（ビット反転）するソフトエラー、あるいは出力ビッ
ト値が論理値０または１に固定してしまう縮退故障等が
発生する可能性がある。前者は間欠的な故障であり、後
者は永久的な固定故障である。

【０００３】信頼性が要求されるメモリ装置において
は、これらの故障により誤ったデータが読み出され、そ
のままアクセス元に返送されることを防ぐために、記憶
対象データにＥＣＣ（Error Correcting Code 、冗長コ
ード）を付加し、エラーの検出や訂正を行う。例えば、
１ワード（最小アクセス単位）が３２ビットの場合に
は、１ワード内の１ビット誤りを訂正し、２ビット誤り
を検出するには、最低７ビットのＥＣＣが必要となる。
つまり３２ビットの対象データと７ビットのＥＣＣの合
計３９ビットにより１ワードが構成される。

【０００４】また、ＤＲＡＭの実装面積を少なくするた
めに、ＤＲＡＭ素子を多数搭載したＳＩＭＭ（Single I
nline Memory Module ）がしばしば用いられる。このＳ
ＩＭＭには、１ワードが３２ビット、３６ビット、４０
ビット等のものがある。

【０００５】図３はこのような従来のメモリ装置を示す
構成図である。このメモリ装置の対象データは３２ビッ
トであり、そのＥＣＣは７ビットである。ＳＩＭＭ１の
１ワードは４０ビットであり、それぞれのワードは３２
ビットの対象データに割り当てられたデータ部１０１
と、７ビットのＥＣＣに割り当てられたＥＣＣ部１０２
と、使用されない１ビットの予備部１０４からなる。

【０００６】図３のメモリ装置において、アクセス元か
らアクセス信号Ａにより読み出しアクセスを受けると、
制御回路１１はＳＩＭＭ１に読み出し動作を実行させ、
アクセス元からのアドレスデータＡによって指定された
ＳＩＭＭ１のワードのデータ部１０１およびＥＣＣ部１
０２からデータが読み出され、このＥＣＣ付き対象デー
タはリードデータ一時記憶バッファ６を介してエラーチ
ェック／訂正回路１２に送られ、ビットエラーをチェッ
クされる。

【０００７】エラーチェック／訂正回路１２において、
チェック結果が正常の場合には、読み出された対象デー
タをそのままリードデータＤとしてアクセス元に返送
し、ステータス信号Ｅによりチェック結果（正常）をア
クセス元に通知する。またチェック結果が１ビットエラ
ーの場合には、エラービットの値を訂正し、この訂正処
理した対象データをリードデータＤとしてアクセス元に
返送し、ステータス信号Ｅによりチェック結果（１ビッ
トエラー）をアクセス元に通知する。このとき、制御回
路１１は訂正されたＥＣＣ付き対象データを選択回路９
を介してＳＩＭＭ１に送り、ＳＩＭＭ１に書き込み動作
を実行させて、アクセスされたワードのデータを訂正さ
れたデータに書き換える。またチェック結果が２ビット
エラーの場合には、ステータス信号Ｅによりチェック結
果（２ビットエラー）をアクセス元に通知する。このと
きリードデータＤは無効となる。

【０００８】次にアクセス元からアクセス信号Ａにより
書き込みアクセスを受けると、制御回路１１はアクセス
元からのライトデータＣのＥＣＣをＥＣＣ生成回路８に
より生成させ、対象データ（ライトデータＣ）とそのＥ
ＣＣをＳＩＭＭ１に送り、ＳＩＭＭ１に書き込み動作を
実行させ、アドレスデータＢによって指定されたワード
にこのＥＣＣ付き対象データを書き込む。

【０００９】

【発明が解決しようとする課題】しかしながら上述した
従来のメモリ装置では、ＳＩＭＭ１に１ビットの固定故
障が発生した場合にはそのビットから読み出したデータ
の値が誤っている可能性が非常に高くなり、さらに別の
１ビットにソフトエラー等の間欠障害が発生した場合に
は２ビットエラーとなる可能性が非常に高くなってしま
うため、メモリ装置のアクセス処理の信頼性が落ちると
いう欠点があった。

【００１０】本発明は、このような従来の問題を解決す
るものであり、記憶部に固定故障が発生しても信頼性が
落ちないないメモリ装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに本発明の請求項１に記載のメモリ装置は、書き込み
アクセスにおいて入力された対象データに冗長コードを
付加して記憶部に書き込み、読み出しアクセスに応じて
前記記憶部から前記冗長コード付き対象データを読み出
し、このデータに所定数以下のビットエラーが発生した
ときにはエラービットの値を訂正し、このエラー訂正処
理した対象データを出力するメモリ装置において、前記
冗長コード付き対象データの部分データが書き込まれる
予備記憶部と、前記記憶部のあるビットに固定故障が発
生したことを認識すると、前記記憶部から前記冗長コー
ド付き対象データを読み出して前記エラー訂正処理を行
い、このデータの前記固定故障発生ビットの値を前記予
備記憶部にコピーするデータコピー手段と、前記コピー
処理の完了以降の読み出しアクセスに際して、前記冗長
コード付き対象データの固定故障発生ビットの値を前記
予備記憶部から読み出すデータ読み出し手段と、前記固
定故障の発生以降の書き込みアクセスに際して、前記冗
長コード付き対象データの固定故障発生ビットの値を前
記予備記憶部に書き込むデータ書き込み手段とを設けた
ことを特徴とするものである。

【００１２】また請求項２に記載のメモリ装置は、書き
込みアクセスにおいて入力された対象データに冗長コー
ドを付加して記憶部に書き込み、読み出しアクセスに応
じて前記記憶部から前記冗長コード付き対象データを読
み出し、このデータに所定数以下のビットエラーが発生
したときにはエラービットの値を訂正し、このエラー訂
正処理した対象データを出力するメモリ装置において、
前記冗長コード付き対象データが書き込まれる予備記憶
部と、前記書き込みアクセスに際して、前記冗長コード
付き対象データを前記予備記憶部に書き込むデータ書き
込み手段と、前記記憶部のあるビットに固定故障が発生
したことを認識すると、これ以降の読み出しアクセスに
際して、前記冗長コード付き対象データの固定故障発生
ビットの値を前記予備記憶部の対応するビットから読み
出すデータ読み出し手段とを設けたことを特徴とするも
のである。

【００１３】従って上記請求項１に記載のメモリ装置に
よれば、前記記憶部のあるビットに固定故障が発生した
ことを認識すると、データコピー手段により記憶部から
冗長コード付き対象データを読み出してエラー訂正処理
を行い、このデータの固定故障発生ビットの値を予備記
憶部にコピーし、コピー処理の完了以降の読み出しアク
セスに際して、データ読み出し手段により前記冗長コー
ド付き対象データの固定故障発生ビットの値を予備記憶
部から読み出し、また固定故障の発生以降の書き込みア
クセスに際して、データ書き込み手段により冗長コード
付き対象データの固定故障発生ビットの値を予備記憶部
に書き込み、固定故障発生ビットを予備記憶部の正常な
ビットで代替することにより、固定故障の発生に起因す
る訂正可能個数を越えるビットエラーの発生増加を抑え
ることができるので、固定故障が発生してもアクセス処
理の信頼性低下を回避することができる。

【００１４】また上記請求項２に記載のメモリ装置によ
れば、書き込みアクセスに際して、データ書き込み手段
により冗長コード付き対象データを予め予備記憶部に書
き込んでおき、固定故障が発生したことを認識してから
の読み出しアクセスに際して、データ読み出し手段によ
り冗長コード付き対象データの固定故障発生ビットの値
を予備記憶部の対応するビットから読み出し、固定故障
発生ビットを予備記憶部の正常なビットで代替すること
により、請求項１のメモリ装置と同様に固定故障が発生
してもアクセス処理の信頼性低下を回避することができ
る。またデータコピーを実行する必要がない。

【００１５】尚、上記本発明のメモリ装置は、訂正可能
なエラービット数が１ビットである場合に最も効果的で
ある。

【００１６】

【発明の実施の形態】

第１の実施形態 図１は本発明の第１の実施形態のメモリ装置を示す構成
図であり、このメモリ装置は固定故障発生ビットのデー
タをメモリモジュール内の予備部にコピーすることによ
り、故障ビットを予備部のビットで代替するものであ
る。図１のメモリ装置は、ＳＩＭＭ１と、アドレス選択
回路２と、制御回路３と、代替データ一時記憶バッファ
４と、リードデータ置換回路５と、リードデータ一時記
憶バッファ６と、エラーチェック／訂正回路７と、ＥＣ
Ｃ生成回路８と、ライトデータ選択回路９と、代替デー
タ選択回路１０とを有する。

【００１７】ＳＩＭＭ１は、多数のＤＲＡＭを搭載した
メモリモジュールであり、それぞれのワードは対象デー
タ（ライトデータＣ等のアクセス対象となるデータ）を
記憶するデータ部１０１と、対象データのＥＣＣ（冗長
コード）を記憶するＥＣＣ部１０２と、固定故障が発生
したときに固定故障発生ビットの代替ビットとして用い
られる予備部１０３からなり、データ部１０１とＥＣＣ
部１０２は記憶部を構成し、予備部１０３は予備記憶部
に該当する。ここでは１ワードのビット数を４０ビット
とし、対象データを３２ビット、ＥＣＣを７ビット、予
備部１０３を１ビットとする。このＳＩＭＭ１は、制御
回路３からの書き込み指示あるいは読み出し指示に従っ
て、アドレスデータＢまたはＢ′によって指定されたワ
ードのデータ部１０１、ＥＣＣ部１０２、および予備部
１０３からそれぞれデータを読み出す、あるいは指定さ
れたワードにデータを書き込む。

【００１８】アドレス選択回路２は、読み出しアクセス
または書き込みアクセスに応じたデータ読み出し動作ま
たはデータ書き込み動作時はアクセス元からのアドレス
データＢを選択し、またデータコピー動作時はアドレス
データＢ′を選択してＳＩＭＭ１に送る回路である。

【００１９】リードデータ一時記憶バッファ６は、ＳＩ
ＭＭ１のデータ部１０１およびＥＣＣ部１０２から読み
出されたＥＣＣ付き対象データを一時的に保持する回路
である。また代替データ一時記憶バッファ４は、ＳＩＭ
Ｍ１の予備部１０３から読み出されたデータを一時的に
記憶する回路である。

【００２０】リードデータ置換回路５は、制御回路３か
ら置換ビット（固定故障発生ビット）を指定したデータ
置換指示があると、ＳＩＭＭ１から読み出されたＥＣＣ
付き対象データの上記置換ビットの値を予備部１０３か
ら読み出されたデータに置換し、この置換処理したＥＣ
Ｃ付き対象データをエラーチェック／訂正回路７に送
り、また上記のデータ置換指示がないときには、ＳＩＭ
Ｍ１から読み出されたＥＣＣ付き対象データをそのまま
エラーチェック／訂正回路７に送る回路である。

【００２１】エラーチェック／訂正回路７は、リードデ
ータ置換回路５からのＥＣＣ付き対象データの値が正常
／１ビットエラー／２ビットエラーのいずれであるかを
対象データとそのＥＣＣとの相互比較処理によってチェ
ックし、１ビットエラーを検出したときはエラービット
の値を訂正し、このエラーチェック／訂正された対象デ
ータを３２ビットのリードデータＤとしてアクセス元に
返送し、同時にこのエラーチェック／訂正されたＥＣＣ
付き対象データ（データＩ′とする）をライトデータ選
択回路９に送る。また上記のチェック結果（正常／１ビ
ットエラー／２ビットエラーのいずれか）を示すステー
タス信号Ｅをアクセス元に返送するとともに、制御回路
３に送る。さらに１ビットエラーを検出／訂正したとき
には、ＥＣＣ付き対象データのどのビットでエラーが発
生したかを示すエラービット通知信号Ｆをアクセス元に
返送する。尚、２ビットエラーを検出したときはリード
データＤは無効となる。

【００２２】ＥＣＣ生成回路８は、書き込みアクセス時
にアクセス元から送信される３２ビットのライトデータ
Ｃ（データ部１０１に書き込む対象データ）から７ビッ
トのＥＣＣを生成する回路である。またライトデータ選
択回路９は、データ書き込み動作時はライトデータＣと
そのＥＣＣからなるＥＣＣ付き対象データ（データＩと
する）を選択してＳＩＭＭ１に送り、データ読み出し動
作およびデータコピー動作時はデータＩ′を選択してＳ
ＩＭＭ１に転送する回路である。また代替データ選択回
路１０は、制御回路３から選択ビット（固定故障発生ビ
ット）を指定したデータ選択指示があると、データＩま
たはデータＩ′の上記選択ビットの値を予備部１０３に
送る回路である。

【００２３】制御回路３は、アクセス元からのアクセス
信号Ａ、コピー動作指示信号Ｇ、アドレスデータＢ、お
よびエラーチェック／訂正回路７からのステータス信号
Ｅに基づいて、ＳＩＭＭ１、アドレス選択回路２、リー
ドデータ置換回路５、エラーチェック／訂正回路７、Ｅ
ＣＣ生成回路８、ライトデータ選択回路９、代替データ
選択回路１０の動作を制御し、アクセス元からのアクセ
ス信号Ａによる読み出し／書き込みアクセスに応じてデ
ータ読み出し動作およびデータ書き込み動作を実行させ
る。またアクセス元がＳＩＭＭ１に固定故障が発生した
と判断したときに送信してくるコピー動作指示信号Ｇに
応じて、ＳＩＭＭ１の全てのワードの固定故障発生ビッ
トの値を予備部１０３へコピーするデータコピー動作を
実行させ、データコピーを完了したワードに対する読み
出しアクセスに対しては、読み出したＥＣＣ付き対象デ
ータの故障発生ビットの値を予備部１０３のデータ（代
替データ）に置換するデータ読み出し動作（代替ビット
を用いたデータ読み出し動作）を実行させ、コピー動作
指示信号Ｇの受信以降の書き込みアクセスに対しては、
ＥＣＣ付き対象データＩの固定故障発生ビットの値を予
備部１０３に書き込むデータ書き込み動作（代替ビット
を用いたデータ書き込み動作）を実行させる。この制御
部３は、データコピー動作の実行中あるいは終了を示す
データが書き込まれるコピー動作実行レジスタ３０１
と、データコピー動作においてＳＩＭＭ１のワードを指
定するアドレスデータＢ′が書き込まれるコピーアドレ
スレジスタ３０２と、固定故障発生ビットを指定するデ
ータが書き込まれる故障ビット指定レジスタ３０３とを
有する。

【００２４】尚、リードデータ一時記憶バッファ６とリ
ードデータ置換回路５とエラーチェック／訂正回路７と
ライトデータ選択回路９と代替データ選択回路１０と制
御部３は、データコピー手段を構成し、ＳＩＭＭ１から
ＥＣＣ付き対象データを読み出してエラーチェック／訂
正回路７においてエラー訂正処理を行い、このデータの
固定故障発生ビットの値を代替データ選択回路１０によ
って予備部１０３に送りこれにコピーする。また代替デ
ータ一時記憶バッファ４とリードデータ置換回路５と制
御部３はデータ読み出し手段を構成し、データコピーを
完了したワードに対する読み出しアクセスに際して、Ｅ
ＣＣ付き対象データの固定故障発生ビットの値を予備部
１０３から読み出す。また代替データ選択回路１０と制
御部３はデータ書き込み手段を構成し、固定故障の発生
以降の書き込みアクセスに際して、ライトデータＣにＥ
ＣＣを付加したデータＩの固定故障発生ビットの値を予
備部１０３に書き込む。

【００２５】次に、上記の構成を有するメモリ装置の動
作について説明する。本メモリ装置の動作はＳＩＭＭ１
に縮退故障等の固定故障が発生する以前における代替ビ
ットを用いないデータ読み出し動作およびデータ書き込
み動作と、固定故障が発生して代替ビットを用いた動作
に移行するために、固定故障発生ビットの値をチェック
／訂正して予備部１０３にコピーするデータコピー動作
と、固定故障発生以降における代替ビットを用いたデー
タ読み出し動作およびデータ書き込み動作とに分類でき
る。

【００２６】まず、固定故障が発生する以前の代替ビッ
トを用いないデータ読み出し／書き込み動作について説
明する。このとき、コピー動作実行レジスタ３０１には
予備部１０３へのデータコピーの未実行を示すデータが
初期データとして書き込まれている。またリードデータ
置換回路５はデータ置換処理を行わず、アドレス選択回
路２はアクセス元からのアドレスデータＢをＳＩＭＭ１
に送る。尚、代替データ選択回路１０が選択するビット
は任意である。

【００２７】データ書き込み動作は次のようになる。ア
クセス元がアクセス信号Ａによって読み出しアクセスを
制御回路３に通知し、アクセスするワードを指定するア
ドレスデータＢを送信すると、制御回路３はＳＩＭＭ１
にデータ読み出しを指示し、またアドレスデータＢはア
ドレス選択回路２を介してＳＩＭＭ１に入力される。そ
してＳＩＭＭ１においてアドレスデータＢにより指定さ
れたワード（Ｗ１とする）のデータ部１０１およびＥＣ
Ｃ部１０２からＥＣＣ付き対象データがリードデータ一
時記憶バッファ６に読み出され、このときリードデータ
置換回路５には制御回路３からデータ置換が指示されな
いので、リードデータ一時記憶バッファ６に読み出され
たデータはそのままエラーチェック／訂正回路７に送ら
れる。

【００２８】エラーチェック／訂正回路７において、Ｅ
ＣＣ付き対象データのビットエラーがチェック／訂正さ
れ、このエラーチェック／訂正された対象データがリー
ドデータＤとしてアクセス元に返送される。ここでチェ
ック結果が１ビットエラーであったときには、エラーチ
ェック／訂正回路７はエラービット通知信号Ｆによりエ
ラーが発生したビットをアクセス元に通知し、制御回路
３はステータス信号Ｅによって１ビットエラーの発生を
認識し、エラー訂正されたＥＣＣ付き対象データＩ′を
ライトデータ選択回路９を介してＳＩＭＭ１に送り、Ｓ
ＩＭＭ１のワードＷ１のデータをデータＩ′に書き換え
る。

【００２９】またデータ書き込み動作は次のようにな
る。アクセス元がアクセス信号Ａによって書き込みアク
セスを制御回路３に通知し、アクセスするワードを指定
するアドレスデータＢおよびデータ部１０１への書き込
みデータとなるライトデータＣを送信すると、制御回路
３はライトデータＣのＥＣＣをＥＣＣ生成回路８で生成
させ、このライトデータＣとそのＥＣＣからなるデータ
Ｉはライトデータ選択回路９を介してＳＩＭＭ１に送ら
れ、またアドレスデータＢはアドレス選択回路２を介し
てＳＩＭＭ１に送られる。そして制御回路３がＳＩＭＭ
１にデータ書き込みを指示すると、アドレスデータＢに
より指定されたワードのデータ部１０１およびＥＣＣ部
１０２にＥＣＣ付き対象データＩが書き込まれる。

【００３０】次に、データコピー動作について説明す
る。アクセス元はリードアクセスに対してエラーチェッ
ク／訂正回路７から返送されるステータス信号Ｅおよび
エラービット通知信号Ｆのソフトウェア等による解析に
より、例えば「１ビットエラーが頻発し、エラーが発生
しているビットとそのデータ値が毎回同一である」とい
う条件が成立すれば、ＳＩＭＭ１の１ビットに縮退故障
等の固定故障が発生していると推定できる。アクセス元
はＳＩＭＭ１の１ビットに固定故障が発生したと判断す
ると、制御回路３に対してコピー動作指示信号Ｇを送信
し、どのビットが固定故障発生ビットであるかを通知
し、この固定故障発生ビットの値の予備部１０３へのコ
ピーを指示する。制御回路３はこのコピー動作指示信号
Ｇを受信して固定故障発生ビットを示すデータを故障ビ
ット指定レジスタ３０３に書き込み、コピー動作実行レ
ジスタ３０１のデータをコピー動作の開始を示すものに
書き換え、コピーアドレスレジスタ３０２にＳＩＭＭ１
の先頭ワードを指定するアドレスデータを書き込み、代
替データ選択回路１０に故障ビット指定レジスタ３０３
のデータを送って選択ビットを通知し、固定故障発生ビ
ットのデータ選択転送を指示し、リードデータ置換回路
５に対してはデータ置換を指示しない。またこのときア
ドレス選択回路２はコピーアドレスレジスタ３０２のデ
ータ（アドレスデータＡ´）を選択し、ライトデータ選
択回路９はエラーチェック／訂正回路７からのデータＩ
´を選択する。そして以下に示すデータコピーサイクル
をＳＩＭＭ１の全てのワードに対して実行する。

【００３１】制御回路３からＳＩＭＭ１にデータ読み出
し指示が送られ、アドレスデータＢ´によって指定され
るワード（Ｗ２とする）のデータ部１０１およびＥＣＣ
部１０２から対象データとそのＥＣＣが読み出され、リ
ードデータ一時記憶バッファ６に保持される。このとき
リードデータ置換回路５には制御回路３からデータ置換
が指示されていないので、リードデータ一時記憶バッフ
ァ６に保持されたデータはそのままエラーチェック／訂
正回路７に送られる。

【００３２】エラーチェック／訂正回路７において、対
象データの値のチェックが行われ、チェック結果が１ビ
ットエラーのときにはエラービットのデータ訂正が行わ
れる。このエラーチェック／訂正されたデータＩ′はラ
イト選択回路９を介してＳＩＭＭ１のデータ部１０１と
ＥＣＣ部１０２に送られる。また代替データ選択回路１
０によって上記のデータＩ′の固定故障発生ビットが選
択されてその値がＳＩＭＭ１の予備部１０３に送られ
る。尚、ソフトエラー等の間欠故障を併発すると上記の
チェック結果が２ビットエラーとなる可能性があるが、
２ビットエラーが検出されたときは、制御回路３はデー
タコピー動作を終了させ、コピー動作ステータス信号Ｈ
によってアクセス元に対してデータコピーがエラー終了
したことを通知する。

【００３３】続いて制御回路３は、対象データのチェッ
ク結果が正常であるか１ビットエラーであるかに関わら
ず、ＳＩＭＭ１にデータ書き込みを指示する。これによ
りワードＷ２のデータ部１０１およびＥＣＣ部１０２に
エラーチェック／訂正されたデータＩ′が書き込まれ、
ワードＷ２の予備部１０３に固定故障発生ビットの正し
いデータがコピーされる。

【００３４】以上により１ワードに対するデータコピー
サイクルを完了し、制御回路３はコピーアドレスレジス
タ３０２のデータをインクリメントし、この新しいアド
レスデータＡ′によって指定されるワードに対して上記
と同様のデータコピーサイクルを開始する。このように
してＳＩＭＭ１の各ワードに対して固定故障発生ビット
の値の予備部１０３へのコピーを順次実行していき、全
てのワードのデータコピーが完了したら、制御回路３は
コピー動作ステータス信号Ｈによりアクセス元に対して
データコピーが正常に終了したことを通知し、コピー動
作実行レジスタ３０１のデータをデータコピーを完了し
たことを示すものに書き換える。

【００３５】最後に、固定故障発生以降の代替ビットを
用いたデータ読み出し／書き込み動作について説明す
る。データコピー動作中にアクセスを受けたときは、デ
ータコピー動作を一時的に中断してデータ読み出し／書
き込み動作を行い、その後再びデータコピー動作を継続
する。読み出しアクセスに対してはアクセスワードのデ
ータコピー完了とともに代替ビットを用いた動作に移行
し、また書き込みアクセスに対しては、データコピーの
開始（すなわちコピー動作指示信号Ｇの受信）とともに
代替ビットを用いた動作に移行する。このとき、制御回
路３はリードデータ置換回路５に故障ビット指定レジス
タ３０３の固定故障発生ビットを示すデータを送ること
により置換ビットを指定してデータ置換を指示し、また
代替データ選択回路１０に故障ビット指定レジスタ３０
３のデータを送ることにより選択ビットを指定してデー
タ選択転送を指示する。またアドレス選択回路２はアド
レスデータＢを選択し、ライトデータ選択回路９はデー
タＩを選択する。

【００３６】データ読み出し動作は次のようになる。ア
クセス元がアクセス信号Ａにより読み出しアクセスを通
知すると、制御回路３はＳＩＭＭ１にデータ読み出しを
指示する。尚、このアクセスがデータコピー動作中にな
されたときには、制御回路３はアドレスデータＢとコピ
ーアドレスレジスタ３０２のデータから、アクセスされ
たワードがデータコピーを完了したものかどうかを判断
し、データコピーを完了していない場合は、前述の代替
ビットを用いないデータリード動作を実行させる。ＳＩ
ＭＭ１においてアドレスデータＢに対応するワードのデ
ータ部１０１およびＥＣＣ部１０２からＥＣＣ付き対象
データがリードデータ一時記憶バッファ６に読み出さ
れ、予備部１０３の代替データが代替データ一時記憶バ
ッファ４に読み出され、それぞれリードデータ置換回路
５に入力される。リードデータ置換回路５はＥＣＣ付き
対象データの指定置換ビット（固定故障発生ビット）の
値を代替データに置換し、この置換されたＥＣＣ付き対
象データはエラーチェック／訂正回路７に送られる。こ
れ以降は前述した代替ビットを用いないデータ読み出し
動作と同じとなる。ただし、エラーチェック／訂正回路
７のチェック結果が１ビットエラーであったときには、
代替ビットデータ選択回路１０によってエラー訂正され
たデータＩ′の固定故障発生ビットの値が予備部１０３
に書き込まれる。

【００３７】またデータ書き込み動作は次のようにな
る。すなわち上述の代替ビットを用いないデータ書き込
み動作に加え、代替データ選択回路１０によってデータ
Ｉの固定故障発生ビットを選択し、その値が予備部１０
３に書き込まれる。

【００３８】このように上記第１の実施形態によれば、
固定故障が発生してコピー動作指示信号Ｇを受信する
と、記憶部（データ部１０１とＥＣＣ部１０２）からＥ
ＣＣ付き対象データを読み出してエラーチェック／訂正
回路７でエラービットの訂正処理を行い、このデータの
固定故障発生ビットの値を予備部１０３にコピーし、コ
ピー処理を完了したワードの読み出しアクセスに際し
て、リードデータ置換回路５で記憶部のＥＣＣ付き対象
データの固定故障発生ビットの値を予備部１０３の代替
データに置換し、また固定故障の発生以降の書き込みア
クセスに際して、代替データ選択回路１０によりＥＣＣ
付き対象データの固定故障発生ビットの値を予備部１０
３に書き込み、固定故障発生ビットを正常ビットである
予備部１０３で代替することにより、固定故障の発生に
起因する２ビットエラー（訂正不可能であり、固定故障
発生ビットがエラービットとなったときに（その確率は
１／２）、間欠的エラーを併発すると発生する）の発生
増加を抑えることができるので、固定故障が発生しても
アクセス処理の信頼性低下を回避することができる。

【００３９】尚、上記第１の実施形態においては、予備
部１０３のビット数を１ビットとしたが、これを２ビッ
ト以上とし、各ビット（代替ビット）を複数の固定故障
発生ビットにそれぞれ対応させる構成とすることによ
り、別々の時刻に発生した２ビット以上の固定故障に対
応することができる。またＥＣＣのビット数を増やし、
エラーチェック／訂正回路７として２ビット以上のビッ
トエラーを訂正できるものを用いれば、発生時刻に関わ
らず２ビット以上の固定故障に対応することができる。

【００４０】第２の実施形態 図２は本発明の第２の実施形態のメモリ装置を示す構成
図であり、このメモリ装置はＥＣＣ付き対象データをメ
モリモジュールの予備部にも予め書き込んでおき、固定
故障発生ビットを予備部の対応するビットで代替えする
ものであり、大容量のメモリモジュールを用いることが
できる場合に有効である。図２のメモリ装置は、図１に
おいて、ＳＩＭＭ１に替えてＳＩＭＭ２１を設け、アド
レス選択回路２を取り除いてアドレスデータＢを直接Ｓ
ＩＭＭ２１に送るようにし、代替データ選択回路１０を
取り除いてデータＩまたはデータＩ′を２つの経路でＳ
ＩＭＭ２１に送るようにし、また制御回路３、代替デー
タ一時記憶バッファ４、リードデータ置換回路５に替え
て、制御回路２２、代替データ一時記憶バッファ２３、
リードデータ置換回路２４をそれぞれ設けたものであ
る。

【００４１】ＳＩＭＭ２１は、ＳＩＭＭ１の予備部１０
３を３９ビットの予備部２１０１としたものであり、予
備部２１０１にはデータ部１０１およびＥＣＣ部１０２
と同様にデータＩまたはデータＩ′が書き込まれる。ま
た代替データ一時記憶バッファ２３は、ＳＩＭＭ１の予
備部２１０１から読み出された３９ビットのデータを一
時的に記憶する回路である。

【００４２】リードデータ置換回路２４は、制御回路２
２から置換ビット（固定故障発生ビット）を指定したデ
ータ置換指示があると、データ部１０１およびＥＣＣ部
１０２から読み出されたＥＣＣ付き対象データの上記置
換ビットの値を予備部２１０１から読み出されたデータ
の上記置換ビットの値に置換し、この置換処理したＥＣ
Ｃ付き対象データをエラーチェック／訂正回路７に送
り、また上記のデータ置換指示がないときには、データ
部１０１およびＥＣＣ部１０２から読み出されたＥＣＣ
付き対象データをそのままエラーチェック／訂正回路７
に送る回路である。

【００４３】制御回路２２は、アクセス元からのアクセ
ス信号Ａ、代替指示信号Ｊ、アドレスデータＢ、および
エラーチェック／訂正回路７からのステータス信号Ｅに
基づいて、ＳＩＭＭ２１、リードデータ置換回路２４、
エラーチェック／訂正回路７、ＥＣＣ生成回路８、ライ
トデータ選択回路９の動作を制御し、アクセス元からの
アクセス信号Ａによる読み出し／書き込みアクセスに応
じてデータ読み出し動作およびデータ書き込み動作を実
行させる。またアクセス元がＳＩＭＭ１に固定故障が発
生したと判断したときに送信してくる代替指示信号Ｊに
応じて、これ以降の読み出しアクセスに対しては、ＳＩ
ＭＭ２１の記憶部から読み出したＥＣＣ付き対象データ
の故障発生ビットの値を予備部２１０１から読み出した
データ（代替データ）の故障発生該当ビットの値に置換
するデータ読み出し動作を実行させる。この制御部２２
は、代替指示信号Ｊを受信して代替ビットを用いたデー
タ読み出し動作を開始したことを示すデータが書き込ま
れる代替実行レジスタ２２０１と、固定故障発生ビット
を指定するデータが書き込まれる故障ビット指定レジス
タ３０３とを有する。

【００４４】尚、代替データ一時記憶バッファ２３とリ
ードデータ置換回路２４と制御部２２はデータ読み出し
手段を構成し、固定故障の発生以降の読み出しアクセス
に際して、ＥＣＣ付き対象データの固定故障発生ビット
の値を予備部２１０１の対応ビットから読み出す。また
制御部２２はデータ書き込み手段に該当し、ＥＣＣ付き
対象データＩまたはＩ′を予備部２１０２に書き込む。

【００４５】次に、上記の構成を有する図２のメモリ装
置の動作について説明する。本メモリ装置の動作は、デ
ータ書き込み動作と、ＳＩＭＭ１のデータ部１０１また
はＥＣＣ部１０２に固定故障が発生する以前における代
替ビットを用いないデータ読み出し動作と、固定故障発
生以降の代替ビットを用いたデータ読み出し動作とに分
類できる。

【００４６】まず、データ書き込み動作について説明す
る。アクセス元がアクセス信号Ａによって書き込みアク
セスを制御回路２１に通知すると、制御回路２２はライ
トデータＣとそのＥＣＣからなるデータＩをライトデー
タ選択回路９を介してＳＩＭＭ１の記憶部（データ部１
０１とＥＣＣ部１０２）、および予備部２１０１にそれ
ぞれ送り、ＳＩＭＭ２１にデータ書き込みを指示して、
アドレスデータＢにより指定された記憶部および予備部
２１０１にそれぞれＥＣＣ付き対象データＩが書き込ま
れる。

【００４７】次に、固定故障が発生する以前の代替ビッ
トを用いないデータ読み出し動作について説明する。こ
のとき制御部２２の代替実行レジスタ２２０１には、代
替を実行しないことを示すデータが初期データとして書
き込まれている。また制御部２２はリードデータ置換回
路２４にデータ置換を指示しない。アクセス元がアクセ
ス信号Ａによって読み出しアクセスを制御回路２２に通
知すると、制御回路２２はＳＩＭＭ１にデータ読み出し
を指示し、ＳＩＭＭ１においてアドレスデータＢにより
指定されたワード（Ｗ３とする）の記憶部からＥＣＣ付
き対象データがリードデータ一時記憶バッファ６に読み
出され、このＥＣＣ付き対象データはリードデータ置換
回路２４で置換処理を受けずに、エラーチェック／訂正
回路７に送られてビットエラーをチェック／訂正され
る。チェック結果が１ビットエラーのときには、エラー
チェック／訂正回路７はエラービットをエラービット通
知信号によってアクセス元に通知し、また制御部２２は
エラーチェック／訂正回路７によってエラー訂正された
ＥＣＣ付き対象データＩ′をライトデータ選択回路９を
介してＳＩＭＭ１の記憶部および予備部２１０１に送
り、ＳＩＭＭ１のワードＷ３のデータをデータＩ′に書
き換える。

【００４８】最後に、代替ビットを用いたデータ読み出
し動作について説明する。アクセス元はＳＩＭＭ１に固
定故障が発生したと判断すると、制御回路３に対して代
替え指示信号Ｊを送信し、どのビットが固定故障発生ビ
ットであるかを通知する。制御回路２１はこの代替指示
信号Ｊを受信して固定故障発生ビットを示すデータを故
障ビット指定レジスタ３０３に書き込み、代替実行レジ
スタ２２０１のデータを代替ビットによる読み出し動作
の開始を示すものに書き換え、リードデータ置換回路２
４に故障ビット指定レジスタ３０３のデータを送ること
により置換ビットを指定してデータ置換を指示する。ア
クセス元がアクセス信号Ａによりリードアクセスを通知
すると、制御回路２２はＳＩＭＭ２１にデータ読み出し
を指示し、ＳＩＭＭ１においてアドレスデータＢに対応
するワードの記憶部からＥＣＣ付き対象データがリード
データ一時記憶バッファ６に読み出され、同時に予備部
２１０１の代替データが代替データ一時記憶バッファ２
３に読み出され、それぞれリードデータ置換回路２４に
入力される。リードデータ置換回路２４はリードデータ
一時記憶バッファ６から入力されたＥＣＣ付き対象デー
タの指定置換ビット（固定故障発生ビット）の値を代替
データの指定置換ビット（固定故障該当ビット）の値に
置換し、この置換されたＥＣＣ付き対象データはエラー
チェック／訂正回路７に送られる。これ以降は前述した
代替ビットを用いないデータ読み出し動作と同じとな
る。

【００４９】この後、さらに別のビットに固定故障が発
生すると、アクセス元は代替指示信号Ｊにより新たな固
定故障発生ビットを制御部２１に通知し、制御部２１は
２個目の固定故障発生ビットを示すデータを故障ビット
指定レジスタ３０３に書き加え、リードデータ置換回路
２４に２個目の固定故障発生ビットの置換処理を追加指
示し、これによりリードデータ置換回路２４はデータ読
み出し動作においてＥＣＣ付き対象データの２つの固定
故障発生ビットの値を代替データの対応するビットの値
にそれぞれ置換する。尚、同様にして３個目以降の発生
時刻の異なる固定故障発生ビットにも対応できることは
言うまでもない。

【００５０】このように上記第２の実施形態によれば、
書き込みアクセスに際して、ＥＣＣ付き対象データＩま
たはＩ′を予め予備部２１０１に書き込んでおき、固定
故障が発生したことを認識してからの読み出しアクセス
に際して、リードデータ置換回路２４により記憶部のＥ
ＣＣ付き対象データの固定故障発生ビットの値を予備部
２１０１の対応するビットの値に置換し、固定故障発生
ビットを予備部２１０１の正常なビットで代替すること
により、第１の実施形態のメモリ装置と同様に固定故障
が発生してもアクセス処理の信頼性低下を回避すること
ができる。またデータコピーを実行する必要がない。

【００５１】尚、上記第２の実施形態において、ＥＣＣ
のビット数を増やし、エラーチェック／訂正回路７とし
て２ビット以上のビットエラーを訂正できるものを用い
れば、発生時刻に関わらず２ビット以上の固定故障に対
応することができる。

【００５２】

【発明の効果】以上のように本発明によれば、固定故障
発生ビットを予備記憶部の正常なビットで代替すること
により、固定故障の発生に起因する訂正可能個数を越え
るビットエラーの発生増加を抑えることができるので、
固定故障が発生してもアクセス処理の信頼性低下を回避
することができるという効果があり、この効果は訂正可
能なエラービット数が１ビットであるメモリ装置におい
て最も顕著に現れる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のメモリ装置を示す構
成図である。

【図２】本発明の第２の実施形態のメモリ装置を示す構
成図である。

【図３】従来のメモリ装置を示す構成図である。

【符号の説明】

１、２１ ＳＩＭＭ（メモリモジュール） ２ アドレス選択回路 ３、２２ 制御回路 ４、２３ 代替データ一時記憶バッファ ５、２４ リードデータ置換回路 ６ リードデータ一時記憶バッファ ７ エラーチェック／訂正回路 ８ ＥＣＣ生成回路 ９ ライトデータ選択回路 １０ 代替データ選択回路 １０１ データ部 １０２ ＥＣＣ部 １０３、２１０１ 予備部 ３０１ コピー動作実行レジスタ ３０２ コピーアドレスレジスタ ３０３ 故障ビット指定レジスタ ２２０１ 代替実行レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 武内 弘 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 書き込みアクセスにおいて入力された対
   象データに冗長コードを付加して記憶部に書き込み、読
   み出しアクセスに応じて前記記憶部から前記冗長コード
   付き対象データを読み出し、このデータに所定数以下の
   ビットエラーが発生したときにはエラービットの値を訂
   正し、このエラー訂正処理した対象データを出力するメ
   モリ装置において、 前記冗長コード付き対象データの部分データが書き込ま
   れる予備記憶部と、 前記記憶部のあるビットに固定故障が発生したことを認
   識すると、前記記憶部から前記冗長コード付き対象デー
   タを読み出して前記エラー訂正処理を行い、このデータ
   の前記固定故障発生ビットの値を前記予備記憶部にコピ
   ーするデータコピー手段と、 前記コピー処理の完了以降の読み出しアクセスに際し
   て、前記冗長コード付き対象データの固定故障発生ビッ
   トの値を前記予備記憶部から読み出すデータ読み出し手
   段と、 前記固定故障の発生以降の書き込みアクセスに際して、
   前記冗長コード付き対象データの固定故障発生ビットの
   値を前記予備記憶部に書き込むデータ書き込み手段とを
   設けたことを特徴とするメモリ装置。
2. 【請求項２】 書き込みアクセスにおいて入力された対
   象データに冗長コードを付加して記憶部に書き込み、読
   み出しアクセスに応じて前記記憶部から前記冗長コード
   付き対象データを読み出し、このデータに所定数以下の
   ビットエラーが発生したときにはエラービットの値を訂
   正し、このエラー訂正処理した対象データを出力するメ
   モリ装置において、 前記冗長コード付き対象データが書き込まれる予備記憶
   部と、 前記書き込みアクセスに際して、前記冗長コード付き対
   象データを前記予備記憶部に書き込むデータ書き込み手
   段と、 前記記憶部のあるビットに固定故障が発生したことを認
   識すると、これ以降の読み出しアクセスに際して、前記
   冗長コード付き対象データの固定故障発生ビットの値を
   前記予備記憶部の対応するビットから読み出すデータ読
   み出し手段とを設けたことを特徴とするメモリ装置。