JPH0675864A - メモリエラー回復方式 - Google Patents
メモリエラー回復方式Info
- Publication number
- JPH0675864A JPH0675864A JP4228207A JP22820792A JPH0675864A JP H0675864 A JPH0675864 A JP H0675864A JP 4228207 A JP4228207 A JP 4228207A JP 22820792 A JP22820792 A JP 22820792A JP H0675864 A JPH0675864 A JP H0675864A
- Authority
- JP
- Japan
- Prior art keywords
- error
- address
- memory
- bit
- bit error
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】記憶装置のメモリエラー回復に関し、システム
のピーク性能を落とさずに、ソフトエラーの早期修正す
る事により、信頼度を向上させる。 【構成】メモリへのライトデータにチェックビットを発
生して付加するチェックビット発生回路４と、メモリ読
み出し時に１ビットエラーを検出した時のエラーアドレ
スを記憶する１ビットエラーアドレス記憶部１と、パト
ロールモード時には、メモリに１ビットエラーアドレス
記憶部に格納されているエラーアドレスを出力するアド
レスセレクタ２と、ＥＣＣ回路から読み出されたリード
データをチェックビット発生回路４に出力するデータセ
レクタ３とを設けた。
のピーク性能を落とさずに、ソフトエラーの早期修正す
る事により、信頼度を向上させる。 【構成】メモリへのライトデータにチェックビットを発
生して付加するチェックビット発生回路４と、メモリ読
み出し時に１ビットエラーを検出した時のエラーアドレ
スを記憶する１ビットエラーアドレス記憶部１と、パト
ロールモード時には、メモリに１ビットエラーアドレス
記憶部に格納されているエラーアドレスを出力するアド
レスセレクタ２と、ＥＣＣ回路から読み出されたリード
データをチェックビット発生回路４に出力するデータセ
レクタ３とを設けた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリで発生す
るソフトエラーと呼ばれる１ビットエラーを早期に訂正
するメモリエラー回復方式に関する。
るソフトエラーと呼ばれる１ビットエラーを早期に訂正
するメモリエラー回復方式に関する。
【０００２】
【従来の技術】今日の記憶装置では、信頼性を向上させ
るためにＥＣＣ回路を設け、１ビットエラー発生時には
誤ったデータを訂正し、複数ビット誤りであれば障害を
検出する機能を備えるものが多い。ところで、メモリ機
能は正常であっても、格納されているデータが天然の放
射線、あるいはノイズ等の混入によって、ビットの符号
が反転して誤りデータとなることがある。
るためにＥＣＣ回路を設け、１ビットエラー発生時には
誤ったデータを訂正し、複数ビット誤りであれば障害を
検出する機能を備えるものが多い。ところで、メモリ機
能は正常であっても、格納されているデータが天然の放
射線、あるいはノイズ等の混入によって、ビットの符号
が反転して誤りデータとなることがある。
【０００３】この種の障害に対する従来のメモリエラー
回復方式は、メモリ装置のアクセスに並行して、周期的
にメモリ装置に格納されたデータを順に読み出し、ＥＣ
Ｃ回路によって誤りを検出し訂正するようにしていた。
回復方式は、メモリ装置のアクセスに並行して、周期的
にメモリ装置に格納されたデータを順に読み出し、ＥＣ
Ｃ回路によって誤りを検出し訂正するようにしていた。
【０００４】
【発明が解決しようとする課題】この従来のメモリエラ
ー回復方式では、データ転送中に検出された１ビットエ
ラーに関係なくメモリパトロールが周期的に実行される
ため、次のパトロール診断が１ビットエラー発生のアド
レスを指定して再書き込みして１ビットエラーを訂正す
るまでに時間を要し、前記期間に２ビットエラーになり
訂正不可能となる危険性が大である。
ー回復方式では、データ転送中に検出された１ビットエ
ラーに関係なくメモリパトロールが周期的に実行される
ため、次のパトロール診断が１ビットエラー発生のアド
レスを指定して再書き込みして１ビットエラーを訂正す
るまでに時間を要し、前記期間に２ビットエラーになり
訂正不可能となる危険性が大である。
【０００５】又、周期的にパトロール診断を行なってい
るため、パトロール診断箇所に対して上位装置よりアク
セス要求を受信した時に、パトロール診断が終了するま
では、上位装置のアクセス要求を待たせており、システ
ムの性能を落としてしまうという問題があった。
るため、パトロール診断箇所に対して上位装置よりアク
セス要求を受信した時に、パトロール診断が終了するま
では、上位装置のアクセス要求を待たせており、システ
ムの性能を落としてしまうという問題があった。
【０００６】
【課題を解決するための手段】本発明方式は、誤り訂正
機能を有する記憶装置におけるメモリエラー回復方式に
おいて、上位装置から転送されてきたライトデータ及び
上記装置に転送するリードデータの読み出し／書き込み
動作中にＥＣＣ回路で検出された１ビットエラー発生ア
ドレスを貯蔵する１ビットエラーアドレス記憶部と、上
位装置よりノーマル／パトロールモード信号を受信し、
ノーマルモード時には、本記憶装置のパトロール機能を
停止させ、パトロールモード時にのみ、前記１ビットエ
ラーアドレスに格納されているエラーアドレスメモリに
送信するアドレスセレクタと、該エラーアドレスより読
み出され、かつ１ビットエラーが発生した時は、訂正さ
れたリードデータをチェックビット発生回路に送信する
データセクタとを備えることを特徴とする。
機能を有する記憶装置におけるメモリエラー回復方式に
おいて、上位装置から転送されてきたライトデータ及び
上記装置に転送するリードデータの読み出し／書き込み
動作中にＥＣＣ回路で検出された１ビットエラー発生ア
ドレスを貯蔵する１ビットエラーアドレス記憶部と、上
位装置よりノーマル／パトロールモード信号を受信し、
ノーマルモード時には、本記憶装置のパトロール機能を
停止させ、パトロールモード時にのみ、前記１ビットエ
ラーアドレスに格納されているエラーアドレスメモリに
送信するアドレスセレクタと、該エラーアドレスより読
み出され、かつ１ビットエラーが発生した時は、訂正さ
れたリードデータをチェックビット発生回路に送信する
データセクタとを備えることを特徴とする。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例のブロック図であ
る。
る。
【０００９】本実施例は、メモリ５に対するＥＣＣ回路
６と、チェックビット発生回路４と、１ビットエラーを
検出した時にエラーアドレスを記憶する１ビットエラー
アドレス記憶部１と、パトロールモード時には、メモリ
５に１ビットエラーアドレス記憶部１に格納されている
エラーアドレスを出力するアドレスセレクタ２と、前記
動作でＥＣＣ回路６から読み出されたリードデータをチ
ェックビット発生回路４に出力するデータセレクタ３と
で構成されている。
６と、チェックビット発生回路４と、１ビットエラーを
検出した時にエラーアドレスを記憶する１ビットエラー
アドレス記憶部１と、パトロールモード時には、メモリ
５に１ビットエラーアドレス記憶部１に格納されている
エラーアドレスを出力するアドレスセレクタ２と、前記
動作でＥＣＣ回路６から読み出されたリードデータをチ
ェックビット発生回路４に出力するデータセレクタ３と
で構成されている。
【００１０】次に本実施例の動作を説明する。
【００１１】本記憶装置は上位装置よりノーマル／パト
ロールモード信号を受信しており、この信号がノーマル
モード時には、本記憶装置は上位装置のアクセス要求に
対して通常の書き込み動作あるいは読み出し動作を行
う。この動作中にＥＣＣ回路６が１ビットエラーを検出
すると、ＥＣＣ回路６は１ビットエラーアドレス記憶部
１に１ビットエラー報告を行い、１ビットエラーアドレ
ス記憶部１は、１ビットエラーが発生したエラーアドレ
スを格納しておく。
ロールモード信号を受信しており、この信号がノーマル
モード時には、本記憶装置は上位装置のアクセス要求に
対して通常の書き込み動作あるいは読み出し動作を行
う。この動作中にＥＣＣ回路６が１ビットエラーを検出
すると、ＥＣＣ回路６は１ビットエラーアドレス記憶部
１に１ビットエラー報告を行い、１ビットエラーアドレ
ス記憶部１は、１ビットエラーが発生したエラーアドレ
スを格納しておく。
【００１２】次に、上位装置より受信するノーマル／パ
トロールモード信号がパトロールモード時には、１ビッ
トエラーアドレス記憶部１に格納されているエラーアド
レスをアドレスセレクタ２を介してメモリ５に入力し、
エラーアドレスに記憶されているデータが読み出され
る。
トロールモード信号がパトロールモード時には、１ビッ
トエラーアドレス記憶部１に格納されているエラーアド
レスをアドレスセレクタ２を介してメモリ５に入力し、
エラーアドレスに記憶されているデータが読み出され
る。
【００１３】このリードデータはＥＣＣ回路６でエラー
チェックされ、エラーが検出されなければ上位装置に出
力される。又、１ビットエラーが検出されると訂正さ
れ、データセレクタ３を介してチェックビット発生回路
４に入力される。チェックビット発生回路４では、デー
タセレクタ３より出力されたデータに対して、チェック
ビットコードを生成し、メモリ５に出力し、メモリ５で
はエラーアドレスに対して再書き込みを行う。又、１ビ
ットエラーアドレス記憶部１に格納されているエラーア
ドレスがｎ個ある時は上述のような動作をｎ回繰り返し
行うことになる。
チェックされ、エラーが検出されなければ上位装置に出
力される。又、１ビットエラーが検出されると訂正さ
れ、データセレクタ３を介してチェックビット発生回路
４に入力される。チェックビット発生回路４では、デー
タセレクタ３より出力されたデータに対して、チェック
ビットコードを生成し、メモリ５に出力し、メモリ５で
はエラーアドレスに対して再書き込みを行う。又、１ビ
ットエラーアドレス記憶部１に格納されているエラーア
ドレスがｎ個ある時は上述のような動作をｎ回繰り返し
行うことになる。
【００１４】
【発明の効果】以上説明したように本発明は、上位装置
よりノーマル／パトロールモード信号を受信し、この信
号がパトロールモード時にのみ、１ビットエラーが検出
されたエラーアドレスに対して、再書き込みを行なって
ソフトエラーを訂正しているため、全アドレスについて
周期的にパトロール診断を行う従来方式より、訂正不可
エラーの発生を防ぐ効果が大きい。又、ノーマル／パト
ロール信号がノーマルモード時には、ハトロール信号を
行なわないため、システムのピーク性能を落とさないと
いう効果がある。
よりノーマル／パトロールモード信号を受信し、この信
号がパトロールモード時にのみ、１ビットエラーが検出
されたエラーアドレスに対して、再書き込みを行なって
ソフトエラーを訂正しているため、全アドレスについて
周期的にパトロール診断を行う従来方式より、訂正不可
エラーの発生を防ぐ効果が大きい。又、ノーマル／パト
ロール信号がノーマルモード時には、ハトロール信号を
行なわないため、システムのピーク性能を落とさないと
いう効果がある。
【図１】本発明の一実施例のブロック図である。
１ １ビットエラーアドレス記憶部 ２ アドレスセレクタ ３ データセレクタ ４ チェックビット発生回路 ５ メモリ ６ ＥＣＣ回路
Claims (1)
- 【請求項１】 誤り訂正機能を有する記憶装置における
メモリエラー回復方式において、 上位装置から転送されてきたライトデータ及び上記装置
に転送するリードデータの読み出し／書き込み動作中に
ＥＣＣ回路で検出された１ビットエラー発生アドレスを
貯蔵する１ビットエラーアドレス記憶部と、 上位装置よりノーマル／パトロールモード信号を受信
し、ノーマルモード時には、本記憶装置のパトロール機
能を停止させ、パトロールモード時にのみ、前記１ビッ
トエラーアドレスに格納されているエラーアドレスメモ
リに送信するアドレスセレクタと、 該エラーアドレスより読み出され、かつ１ビットエラー
が発生した時は、訂正されたリードデータをチェックビ
ット発生回路に送信するデータセクタとを備えることを
特徴とする記憶装置のメモリエラー回復方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228207A JPH0675864A (ja) | 1992-08-27 | 1992-08-27 | メモリエラー回復方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228207A JPH0675864A (ja) | 1992-08-27 | 1992-08-27 | メモリエラー回復方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675864A true JPH0675864A (ja) | 1994-03-18 |
Family
ID=16872874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4228207A Pending JPH0675864A (ja) | 1992-08-27 | 1992-08-27 | メモリエラー回復方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198310A (ja) * | 2007-02-15 | 2008-08-28 | Megachips Lsi Solutions Inc | ビットエラーの修復方法および情報処理装置 |
| JP2011113404A (ja) * | 2009-11-27 | 2011-06-09 | Fujitsu Ltd | バッファメモリ装置、及び、バッファリング方法 |
| JP2016186835A (ja) * | 2010-11-18 | 2016-10-27 | サムスン セミコンダクター，インコーポレーテッド | メモリ書込みエラー訂正回路 |
-
1992
- 1992-08-27 JP JP4228207A patent/JPH0675864A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198310A (ja) * | 2007-02-15 | 2008-08-28 | Megachips Lsi Solutions Inc | ビットエラーの修復方法および情報処理装置 |
| US8914702B2 (en) | 2007-02-15 | 2014-12-16 | Megachips Corporation | Bit error repair method and information processing apparatus |
| JP2011113404A (ja) * | 2009-11-27 | 2011-06-09 | Fujitsu Ltd | バッファメモリ装置、及び、バッファリング方法 |
| JP2016186835A (ja) * | 2010-11-18 | 2016-10-27 | サムスン セミコンダクター，インコーポレーテッド | メモリ書込みエラー訂正回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981006 |