JPH05108496A - パトロール制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 記憶装置のソフトエラー対策であるパトロー
ル制御方式に於いて、パトロール動作によるコンピュー
タシステムの性能低下を低く抑える。 【構成】 パトロール制御部３０はパトロール動作を行
う時間間隔を使用可能情報レジスタ１５の内容（使用可
能なメモリモジュールの数）或いは実装情報レジスタ２
０の内容（実装されているメモリモジュールの数）に基
づいて決定し、パトロール動作を行うメモリモジュール
を使用可能情報レジスタ１５の内容に基づいて決定す
る。そして、パトロール制御部３０はメモリアレイ１か
らデータを読出し、読出したデータに対してＥＣＣエラ
ー訂正回路１０でエラー訂正符号に従ったエラー訂正を
行い、エラー訂正を行った読出しデータにＥＣＣ生成回
路でエラー訂正符号を付加して元のアドレスに再書込み
するパトロール動作を、上記決定したメモリモジュール
の全アドレスに対して上記決定した時間間隔で順次行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は記憶装置のソフトエラー
対策であるパトロール制御方式に関する。

【０００２】

【従来の技術】複数のメモリモジュールから構成される
記憶装置のソフトエラー対策として行なわれている従来
のパトロール制御方式は図３の流れ図に示すものであっ
た。

【０００３】図３に示すように、従来は、先ず、中央処
理装置により記憶装置を構成するメモリモジュールの最
初のメモリモジュールの先頭アドレスからデータを読出
す（ステップＳ３１〜Ｓ３３）。記憶装置から読出され
たデータはエラー訂正符号に従って１ビットエラーの検
出，訂正及び２ビットエラーの検出を行なうＥＣＣ（Ｅ
ｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）エラー訂
正回路に加えられ、エラー訂正が行なわれる。

【０００４】そして、ＥＣＣエラー訂正回路によって１
ビットエラーが検出され、訂正された場合（ステップＳ
３４がＹＥＳの場合）は、中央処理装置はその１ビット
エラーが過去に発生したことのある１ビットエラーか否
かを１ビットエラーの履歴記憶部を参照して調べ、過去
に発生したことのある１ビットエラーの場合はハードエ
ラーと判断し、過去に発生したことのないエラーの場合
はソフトエラーと判断する (ステップＳ３５）。

【０００５】そして、ソフトエラーであると判断した場
合 (ステップＳ３５がＹＥＳの場合）は、中央処理装置
は１ビットエラーの履歴記憶部にその１ビットエラーを
登録し (ステップＳ３６）、その後、ＥＣＣエラー訂正
回路によってエラー訂正されたデータにエラー訂正符号
を付加してメモリモジュールの元のアドレスに再書込み
する (ステップＳ３７）。これにより、１ビットのソフ
トエラーは修復される。

【０００６】また、ハードエラーであると判断した場合
(ステップＳ３５がＮＯの場合）は、ハードエラーの発
生回数を示すカウンタをカウントアップする (ステップ
Ｓ４１）。

【０００７】ステップＳ３７或いはステップＳ４１の処
理が終了すると、ステップＳ３３で読出したデータが、
現在パトロール動作の対象としているメモリモジュール
の最後のアドレスに格納されているデータか否かを判断
する (ステップＳ３８）。また、ステップＳ３４の判断
結果がＮＯの場合もステップＳ３８の処理を行なう。

【０００８】そして、ステップＳ３８で最後のアドレス
に格納されているデータでないと判断した場合は、現在
のアドレスに「１」を加算して次のリクエストアドレス
を生成し (ステップＳ３９）、一定時間の待合せを行な
った後（ステップＳ４０）、上記した次のリクエストア
ドレスに格納されているデータを読出し、前述したと同
様の処理を行なう (ステップＳ３３）。ここで、パトロ
ール動作はコンピュータシステムの運用中に行なうた
め、上記一定時間は通常のコンピュータシステム運用の
妨げにならないようにあまり短すぎてはならない。

【０００９】また、ステップＳ３８で最後のアドレスに
格納されているデータであると判断した場合は現在パト
ロール動作の対象としているメモリモジュールが最後の
メモリモジュールであるか否かを判断する (ステップＳ
４２）。

【００１０】そして、最後のメモリモジュールであると
判断した場合（ステップＳ４２がＹＥＳの場合）はステ
ップＳ３１の処理に戻り、最後のメモリモジュールでな
いと判断した場合（ステップＳ４２がＮＯの場合）はパ
トロール動作の対象とするメモリモジュールを次のメモ
リモジュールとした後 (ステップＳ４３）、ステップＳ
３２の処理に戻る。

【００１１】

【発明が解決しようとする課題】上述したように、従来
のパトロール制御方式は、中央処理装置が１ビットエラ
ーの履歴を取ったり、ソフトエラーか、ハードエラーか
の判定を行なったり、データの再書込みを行なったりし
ているため、中央処理装置に負荷がかかり、パトロール
動作によってシステム性能が低下するという問題があっ
た。

【００１２】本発明の目的はパトロール動作によるシス
テム性能の低下を低く抑えることができるパトロール制
御方式を提供することにある。

【００１３】

【課題を解決するための手段】本発明は上記目的を達成
するため、（Ａ）複数のメモリモジュールと、該メモリ
モジュールに対する書込みデータにエラー訂正符号を付
加して前記メモリモジュールに書込むエラー訂正符号付
加手段と、前記メモリモジュールから読出されたデータ
に対してエラー訂正符号に従ったエラー訂正を行ない、
出力するエラー訂正手段と、パトロール動作を制御する
パトロール制御手段とを備え、該パトロール制御手段は
前記メモリモジュールからデータを読出して前記エラー
訂正手段に加え、前記エラー訂正手段から出力されたデ
ータを前記エラー訂正符号付加手段に加えて元のアドレ
スに再書込みさせるパトロール動作を前記各メモリモジ
ュールの全アドレスにわたって順次周期的に行なうよう
にしたものである。

【００１４】また、本発明は、無駄なパトロール動作に
よってコンピュータシステムの性能が低下するのを防ぐ
ため、（Ｂ）前記各メモリモジュールが使用可能である
か否かを示す情報が格納される使用可能情報記憶手段を
備え、前記パトロール制御手段はパトロール動作を前記
使用可能情報記憶手段に使用可能であることを示す情報
が格納されているメモリモジュールの全アドレスにわた
って順次周期的に行なうようにしたものである。

【００１５】また、本発明は、パトロール動作によるコ
ンピュータシステムの性能低下を更に小さく抑えられる
ようにするため、（Ｃ）実装されているメモリモジュー
ルを示す情報が格納される実装情報記憶手段を備え、前
記パトロール制御手段は前記実装情報記憶手段或いは前
記使用可能情報記憶手段の内容に基づいて、実装されて
いるメモリモジュール数或いは使用可能なメモリモジュ
ール数と反比例的にパトロール動作を行なう周期を決定
するようにしたものである。

【００１６】

【作用】（Ａ）の構成に於いては、パトロール制御手段
の制御によってメモリモジュールからデータが読出さ
れ、読出されたデータはエラー訂正符号によってエラー
訂正を行なうエラー訂正手段に加えられる。エラー訂正
手段から出力されたデータは、エラー訂正符号付加手段
に加えられ、ここでエラー訂正符号が付加されて元のア
ドレスに再書込みされる。このようなパトロール動作は
全てのメモリモジュールの全アドレスに対して順次周期
的に行なわれる。

【００１７】（Ｂ）の構成に於いては、各メモリモジュ
ールが使用可能か否かを示す情報が格納されている使用
可能情報記憶手段が設けられており、パトロール制御手
段は各メモリモジュールの内、使用可能情報記憶手段に
使用可能を示す情報が格納されているメモリモジュール
に対してのみパトロール動作を行なう。

【００１８】（Ｃ）の構成に於いては、各メモリモジュ
ールが実装されているか否かを示す情報が格納されてい
る実装情報格納手段が設けられている。パトロール制御
手段は実装情報格納手段或いは使用可能情報記憶手段の
内容によって示される実装されているメモリモジュール
の数或いは使用可能なメモリモジュールの数が多くなる
程パトロール動作を行なう周期を短くし、実装数が少な
くなる程パトロール動作を行なう周期を長くする。

【００１９】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００２０】図１は本発明の実施例のブロック図であ
り、データの読み書きが行なわれる４つのメモリモジュ
ール１−０〜１−３から構成されるメモリアレイ１と、
書込みデータセレクタ５と、ＥＣＣ生成回路６と、書込
みデータレジスタ７と、読出しデータセレクタ８と、読
出しデータレジスタ９と、ＥＣＣエラー訂正回路１０
と、使用可能情報レジスタ１５と、実装情報レジスタ２
０と、パトロール制御部３０とから構成されている。

【００２１】読出しデータセレクタ８はパトロール制御
部３０から出力される制御信号ｃに従ってメモリモジュ
ール１−０〜１−３からの読出しデータの内の１つを選
択する。

【００２２】読出しデータレジスタ９は読出しデータセ
レクタ８から出力された読出しデータを一時保持する。

【００２３】ＥＣＣエラー訂正回路１０は読出しデータ
レジスタ９に保持されているデータにエラー訂正符号に
より訂正可能な１ビットエラーが存在する場合はそのエ
ラーを訂正して出力し、訂正不能な２ビットエラーが存
在する場合は上位装置へエラー通知を行なうと共に読出
しデータレジスタ９に保持されているデータをそのまま
出力する。また、読出しデータレジスタ９に保持されて
いるデータにエラーが含まれていない場合はそのまま出
力する。

【００２４】書込みデータセレクタ５はパトロール制御
部３０から出力される制御信号ｂに従ってＥＣＣエラー
訂正回路１０から出力される読出しデータ２００と、上
位装置から出力される書込みデータ１００との内の一方
を選択する。

【００２５】ＥＣＣ生成回路６は書込みデータセレクタ
５によって選択されたデータに１ビットエラーの訂正，
２ビットエラーの検出を行なうためのエラー訂正符号を
付加する。

【００２６】書込みデータレジスタ７はＥＣＣ生成回路
６によってエラー訂正符号が付加された書込みデータを
一時保持する。

【００２７】使用可能情報レジスタ１５はメモリモジュ
ール１−０〜１−３対応のビットＡ０〜Ａ３を有し、各
ビットＡ０〜Ａ３には各メモリモジュール１−０〜１−
３が使用可能か否かを示す使用可能情報が格納される。
使用可能情報は中央処理装置等の上位装置によって格納
される。

【００２８】実装情報レジスタ２０はメモリモジュール
１−０〜１−３対応のビットＢ０〜Ｂ３を有し、各ビッ
トＢ０〜Ｂ３にはメモリモジュール１−０〜１−３が実
装されているか否かを示す実装情報が格納されている。
実装情報は中央処理装置等の上位装置によって格納され
る。

【００２９】パトロール制御部３０は制御信号ａにより
メモリアレイ１の読出し，書込みを制御し、制御信号ｂ
により書込みデータセレクタ５を制御し、制御信号ｃに
より読出しデータセレクタ８を制御することにより、メ
モリアレイ１から読出したデータをメモリアレイ１に再
書込みするパトロール動作を制御する。更に、パトロー
ル制御部３０は使用可能情報レジスタ１５の内容に基づ
いてパトロール動作を行なうメモリモジュールを決定
し、実装情報レジスタ２０の内容に基づいてパトロール
動作を行なう時間間隔を決定する。

【００３０】図２は図１の動作を説明する流れ図であ
り、以下各図を参照して本実施例の動作を説明する。

【００３１】先ず、パトロール制御部３０は実装情報レ
ジスタ２０の内容に基づいて、即ち実装されているメモ
リモジュールの数に基づいてパトロール動作を行なう時
間間隔を決定する (ステップＳ１）。その際、パトロー
ル制御部３０は実装されているメモリモジュールの数が
少ない程、パトロール動作を行なう時間間隔を長いもの
にする。尚、パトロール動作を行なう時間間隔の決定方
法としては、例えば、固定値を実装メモリモジュール数
で割った値にする等の方法を取ることができる。

【００３２】ここで、実装されているメモリモジュール
の数が少ない程、パトロール動作を行なう時間間隔を長
くするのは、次の理由からである。即ち、実装モジュー
ル数が少ない場合にパトロール動作の時間間隔を長くし
てパトロール動作が一巡りする時間を、例えば、実装モ
ジュール数が多い場合と同じにすると、システム運用へ
の割込み頻度が小さくなり、システム運用への妨げの比
率が小さくなるからである。

【００３３】ステップＳ１の処理が終了すると、パトロ
ール制御部３０はパトロール動作を行なうメモリモジュ
ールをメモリモジュール１−０とし (ステップＳ２）、
その後、使用可能情報レジスタ１５を参照してメモリモ
ジュール１−０が使用可能か否かを判断する (ステップ
Ｓ３）。ここで、メモリモジュール１−０が使用可能か
を判断するのは、パトロール動作はコンピュータシステ
ムが使用しているメモリモジュールに対してのみ行なえ
ば良いからであり、このようにすることにより、無駄な
パトロール動作によってシステム運用が妨げられること
がなくなる。

【００３４】そして、ステップＳ３でメモリモジュール
１−０が使用可能でないと判断した場合は、パトロール
動作の対象とするメモリモジュールを次のメモリモジュ
ール１−１とした後 (ステップＳ９）、再びステップＳ
３の処理を行なう。

【００３５】また、ステップＳ３でメモリモジュール１
−０が使用可能であると判断した場合は、パトロール制
御部３０はリクエストアドレスを「０」にした後 (ステ
ップＳ４）、ステップＳ５の処理を行なう。

【００３６】ステップＳ５に於いて、パトロール制御部
３０は書込みデータセレクタ５に読出しデータ２００を
選択させる制御信号ｂ、読出しデータセレクタ８にメモ
リモジュール１−０からの読出しデータを選択させる制
御信号ｃを加え、更に、メモリアレイ１にメモリモジュ
ール１−０のリクエストアドレス「０」に格納されてい
るデータの読出しを指示する制御信号ａ，書込みデータ
レジスタ７に保持されているデータをメモリモジュール
１−０のリクエストアドレス「０」に書込むことを指示
する制御信号ａを順次加えることにより、データの読出
し，再書込みを行なう。

【００３７】即ち、パトロール制御部３０からメモリモ
ジュール１−０のリクエストアドレス「０」に格納され
ているデータの読出しを指示する制御信号ａが出力され
ることにより、メモリモジュール１−０のアドレス
「０」に格納されているデータが読出される。このデー
タはデータセレクタ８，読出しデータレジスタ９を介し
てＥＣＣエラー訂正回路１０に加えられる。そして、訂
正可能な１ビットエラーが存在する場合はエラー訂正さ
れてから出力され、エラーが存在しない場合及び訂正不
能な２ビットエラーが存在する場合はそのまま出力され
る。

【００３８】ＥＣＣエラー訂正回路１０から出力された
読出しデータ２００は書込みデータセレクタ５を介して
ＥＣＣ生成回路６に加えられ、ここでエラー訂正符号が
付加された後、書込みデータレジスタ７に格納される。

【００３９】その後、パトロール制御部３０がメモリモ
ジュール１−０のアドレス「０」にデータを書込むこと
を指示する制御信号ａを出力することにより、メモリモ
ジュール１−０のアドレス「０」に、書込みデータレジ
スタ７に保持されていたデータが再書込みされる。

【００４０】上記した処理が行なわれることにより、メ
モリモジュール１−０のアドレス「０」に１ビットのソ
フトエラーが存在しても、ＥＣＣエラー訂正回路１０で
エラー訂正されたデータがメモリモジュール１−０のア
ドレス「０」に再書込みされるので、上記ソフトエラー
は修復される。

【００４１】ステップＳ５の処理が終了すると、パトロ
ール制御部３０はステップＳ５でデータの読出し，書込
みを行なったアドレスが現在パトロール動作の対象にし
ているメモリモジュール１−０の最後のアドレスである
か否かを判断する (ステップＳ６）。

【００４２】そして、ステップＳ６で最後のアドレスで
ないと判断した場合は、現在のリクエストアドレス
「０」に「１」を加算して次のリクエストアドレス
「１」を生成する (ステップＳ７）。

【００４３】その後、パトロール制御部３０はステップ
Ｓ１で決定した時間間隔だけ待合せを行ない、待合せが
終了すると、ステップＳ５の処理に戻る。

【００４４】また、ステップＳ６で最後のアドレスであ
ると判断した場合は、現在パトロール動作の対象として
いるメモリモジュール１−０が最後のメモリモジュール
１−３であるか否かを判断する (ステップＳ１０）。

【００４５】そして、ステップＳ１０で最後のメモリモ
ジュール１−３でないと判断した場合はパトロール動作
の対象とするメモリモジュールを次のメモリモジュール
１−１にした後 (ステップＳ１１）、ステップＳ４の処
理に戻る。

【００４６】また、ステップＳ１０で最後のメモリモジ
ュール１−３であると判断した場合は、ステップＳ２の
処理に戻る。

【００４７】尚、上述した実施例では実装情報レジスタ
２０の内容、即ち実装されているメモリモジュール数に
基づいてパトロール動作を行なう時間間隔を決定するよ
うにしたが、使用可能情報レジスタ１５の内容、即ち使
用可能なメモリモジュール数に基づいてパトロール動作
を行なう時間間隔を決定するようにしても良い。

【００４８】使用可能なメモリモジュール数に基づいて
パトロール動作を行なう時間間隔を決定する場合も、実
装メモリモジュール数に基づいて時間間隔を決定する場
合と同様に、使用可能なメモリモジュール数が少ない
程、パトロール動作を行なう時間間隔を長くするもので
ある。また、使用可能情報レジスタ１５の内容に基づい
て時間間隔を決定する場合は、コンピュータシステムの
運用中に使用可能なメモリモジュール数が変化する場合
があるので、例えば、パトロール動作が一巡りする毎に
パトロール動作を行なう時間間隔を決定するようにする
ことが望ましい。

【００４９】

【発明の効果】以上説明したように、本発明は、書込み
データにエラー訂正符号を付加してメモリモジュールに
書込むエラー訂正符号付加手段と、メモリモジュールか
ら読出されたデータに対してエラー訂正符号に従ったエ
ラー訂正を行なうエラー訂正回路と、パトロール動作を
制御するパトロール制御手段とを設け、パトロール制御
手段の制御によりメモリモジュールから読出したデータ
をエラー訂正回路に加えてエラー訂正した後、エラー訂
正符号付加手段に加えてエラー訂正符号の付加された訂
正済みのデータを元のアドレスに再書込みさせるもので
あり、従来例のように、中央処理装置で１ビットエラー
の履歴を取ったり、ソフトエラー，ハードエラーの判別
を行なったり、データの書込みを行なったりすることが
ないので、中央処理装置の負荷が低減し、パトロール動
作によってコンピュータシステムの性能が低下する割合
を低く抑えることができる効果がある。

【００５０】また、本発明は、使用可能情報記憶手段の
内容に基づいて使用可能なメモリモジュールに対しての
み、パトロール動作を行なうようにしたものであるの
で、無駄なパトロール動作によりコンピュータシステム
の運用が妨げられることがない効果がある。

【００５１】更に、本発明は、使用可能情報記憶手段或
いは実装情報記憶手段の内容、即ち実装されているメモ
リモジュール数或いは使用可能なメモリモジュール数に
基づいてパトロール動作を行なう時間間隔を決定してい
るので、パトロール動作によるコンピュータシステムの
性能低下を更に小さく抑えられる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１の処理例を示す流れ図である。

【図３】従来例の処理例を示す流れ図である。

【符号の説明】

１…メモリアレイ １−０〜１−３…メモリモジュール ５…書込みデータセレクタ ６…ＥＣＣ生成回路 ７…書込みデータレジスタ ８…読出しデータセレクタ ９…読出しデータレジスタ １０…ＥＣＣエラー訂正回路 １５…使用可能情報レジスタ ２０…実装情報レジスタ ３０…パトロール制御部 １００…書込みデータ ２００…読出しデータ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のメモリモジュールと、 該メモリモジュールに対する書込みデータにエラー訂正
   符号を付加して前記メモリモジュールに書込むエラー訂
   正符号付加手段と、 前記メモリモジュールから読出されたデータに対してエ
   ラー訂正符号に従ったエラー訂正を行ない、出力するエ
   ラー訂正手段と、 パトロール動作を制御するパトロール制御手段とを備
   え、 該パトロール制御手段は前記メモリモジュールからデー
   タを読出して前記エラー訂正手段に加え、前記エラー訂
   正手段から出力されたデータを前記エラー訂正符号付加
   手段に加えて元のアドレスに再書込みさせるパトロール
   動作を前記各メモリモジュールの全アドレスにわたって
   順次周期的に行なうことを特徴とするパトロール制御方
   式。
2. 【請求項２】 前記各メモリモジュールが使用可能であ
   るか否かを示す情報が格納される使用可能情報記憶手段
   を備え、 前記パトロール制御手段はパトロール動作を前記使用可
   能情報記憶手段に使用可能であることを示す情報が格納
   されているメモリモジュールの全アドレスにわたって順
   次周期的に行なうことを特徴とする請求項１記載のパト
   ロール制御方式。
3. 【請求項３】 実装されているメモリモジュールを示す
   情報が格納される実装情報記憶手段を備え、 前記パトロール制御手段は前記実装情報記憶手段或いは
   前記使用可能情報記憶手段の内容に基づいて、実装され
   ているメモリモジュール数或いは使用可能なメモリモジ
   ュール数と反比例的にパトロール動作を行なう周期を決
   定することを特徴とする請求項１または２記載のパトロ
   ール制御方式。