JPH04317128A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
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- JPH04317128A JPH04317128A JP3084905A JP8490591A JPH04317128A JP H04317128 A JPH04317128 A JP H04317128A JP 3084905 A JP3084905 A JP 3084905A JP 8490591 A JP8490591 A JP 8490591A JP H04317128 A JPH04317128 A JP H04317128A
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- Japan
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- register
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- microprogram
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- 238000001514 detection method Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプログラム制御
方式に関し、特にマイクロプログラム制御方式における
コントロールストレッジからの読み出しエラーの処理方
式に関する。
方式に関し、特にマイクロプログラム制御方式における
コントロールストレッジからの読み出しエラーの処理方
式に関する。
【０００２】
【従来の技術】従来、この種のマイクロプログラム制御
方式では、コントロールストレッジの読み出しエラーが
生じた場合は、各ワードごとに具備された訂正コードに
よって訂正し、処理を継続していた。
方式では、コントロールストレッジの読み出しエラーが
生じた場合は、各ワードごとに具備された訂正コードに
よって訂正し、処理を継続していた。
【０００３】図２は、従来のマイクロプログラム制御方
式を示すブロック図である。
式を示すブロック図である。
【０００４】図２の従来のマイクロプログラム制御方式
は、マイクロプログラムと訂正コードとを格納するコン
トロールストレッジ１１、コントロールストレッジ１１
のアドレスを格納するアドレスレジスタ３２、コントロ
ールストレッジ１１からの読み出しデータ、またはエラ
ー検出訂正手段３４から出力された訂正データのいずれ
かを選択するセレクタ３３、セレクタ３３の出力を格納
する読み出しレジスタ１２、読み出しレジスタ１２のデ
ータの訂正コードによりエラーを検出し訂正データを出
力するエラー検出訂正手段３４から構成されている。
は、マイクロプログラムと訂正コードとを格納するコン
トロールストレッジ１１、コントロールストレッジ１１
のアドレスを格納するアドレスレジスタ３２、コントロ
ールストレッジ１１からの読み出しデータ、またはエラ
ー検出訂正手段３４から出力された訂正データのいずれ
かを選択するセレクタ３３、セレクタ３３の出力を格納
する読み出しレジスタ１２、読み出しレジスタ１２のデ
ータの訂正コードによりエラーを検出し訂正データを出
力するエラー検出訂正手段３４から構成されている。
【０００５】次に、動作を説明する。
【０００６】図２において、コントロールストレッジ１
１から、アドレスレジスタ３２の示すワードのマイクロ
プログラムと訂正データとが読み出されると、セレクタ
３３は、コントロールストレッジ１１の読み出しデータ
を選択し、読み出しレジスタ１２にデータをセットする
。エラー検出訂正手段３４は、読み出しレジスタ１２に
セットされたマイクロプログラムデータを、読み出しレ
ジスタ１２内の訂正コードのデータを使用して、読み出
しレジスタ１２に読み出しエラーがないかどうかをチェ
ックする。エラー検出訂正手段３４は、データにエラー
が検出されるとデータを訂正して訂正データを作成し出
力する。次に、セレクタ３３は、エラー検出訂正手段３
４から出力された訂正データを選択し、読み出しレジス
タ１２にセットする。
１から、アドレスレジスタ３２の示すワードのマイクロ
プログラムと訂正データとが読み出されると、セレクタ
３３は、コントロールストレッジ１１の読み出しデータ
を選択し、読み出しレジスタ１２にデータをセットする
。エラー検出訂正手段３４は、読み出しレジスタ１２に
セットされたマイクロプログラムデータを、読み出しレ
ジスタ１２内の訂正コードのデータを使用して、読み出
しレジスタ１２に読み出しエラーがないかどうかをチェ
ックする。エラー検出訂正手段３４は、データにエラー
が検出されるとデータを訂正して訂正データを作成し出
力する。次に、セレクタ３３は、エラー検出訂正手段３
４から出力された訂正データを選択し、読み出しレジス
タ１２にセットする。
【０００７】このように、コントロールストレッジ１１
の読み出しエラーを訂正コードにより訂正しながらマイ
クロプログラムの実行を継続することができる。
の読み出しエラーを訂正コードにより訂正しながらマイ
クロプログラムの実行を継続することができる。
【０００８】
【発明が解決しようとする課題】上述した従来のマイク
ロプログラム制御方式は、エラーの検出だけを行うコー
ドよりも、訂正する機能も合わせ有したコードの方がビ
ット数が多くなり、それだけコントロールストレッジの
容量が大きくなってしまうという欠点を有している。ま
た、訂正機能を構成するためのハードウェア量もそれだ
け多くなるという欠点を有している（情報処理学会誌，
１９８２年４月号，Ｖｏ．２３Ｎｏ４，「誤り検出・訂
正符号の応用」参照）。
ロプログラム制御方式は、エラーの検出だけを行うコー
ドよりも、訂正する機能も合わせ有したコードの方がビ
ット数が多くなり、それだけコントロールストレッジの
容量が大きくなってしまうという欠点を有している。ま
た、訂正機能を構成するためのハードウェア量もそれだ
け多くなるという欠点を有している（情報処理学会誌，
１９８２年４月号，Ｖｏ．２３Ｎｏ４，「誤り検出・訂
正符号の応用」参照）。
【０００９】本発明の目的は、コントロールストレッジ
の容量が少なくなり、訂正するための専用ハードウェア
も少なくなるマイクロプログラム制御方式を提供するこ
とにある。
の容量が少なくなり、訂正するための専用ハードウェア
も少なくなるマイクロプログラム制御方式を提供するこ
とにある。
【００１０】
【課題を解決するための手段】第１の発明のマイクロプ
ログラム制御方式は、マイクロプログラムを格納するコ
ントロールストレッジと、前記コントロールストレッジ
から読み出したデータを格納する読み出しレジスタとを
有したマイクロプログラム制御装置を含むマイクロプロ
グラム制御方式において、前記マイクロプログラムのコ
ピーを格納する主記憶装置を備え、前記マイクロプログ
ラム制御装置が、（Ａ）前記読み出しレジスタに読み出
されたデータのエラーを検出するエラー検出手段、（Ｂ
）前記エラー検出手段から、エラーが検出されたことを
知らせる通知を受けたとき、読み出しエラーの発生した
ワードのアドレスを出力するアドレス生成手段、（Ｃ）
前記アドレス生成手段から出力されたエラーの発生した
ワードのアドレスを格納するエラーアドレスレジスタ、
（Ｄ）前記エラーアドレスレジスタの内容から前記主記
憶装置のマイクロプログラムデータのアドレスを演算し
出力する演算手段、（Ｅ）前記主記憶装置に接続され、
前記演算手段から出力されたアドレスに従って主記憶装
置のデータをアクセスし読み出すメモリアクセス手段、
（Ｆ）前記メモリアクセス手段により主記憶装置から読
み出されたデータを格納するプログラムデータレジスタ
、（Ｇ）前記プログラムデータレジスタに格納されたプ
ログラムデータを、エラーアドレスレジスタの示すアド
レスにより前記コントロールストレッジに格納するデー
タ書き込み手段、を備えて構成されている。
ログラム制御方式は、マイクロプログラムを格納するコ
ントロールストレッジと、前記コントロールストレッジ
から読み出したデータを格納する読み出しレジスタとを
有したマイクロプログラム制御装置を含むマイクロプロ
グラム制御方式において、前記マイクロプログラムのコ
ピーを格納する主記憶装置を備え、前記マイクロプログ
ラム制御装置が、（Ａ）前記読み出しレジスタに読み出
されたデータのエラーを検出するエラー検出手段、（Ｂ
）前記エラー検出手段から、エラーが検出されたことを
知らせる通知を受けたとき、読み出しエラーの発生した
ワードのアドレスを出力するアドレス生成手段、（Ｃ）
前記アドレス生成手段から出力されたエラーの発生した
ワードのアドレスを格納するエラーアドレスレジスタ、
（Ｄ）前記エラーアドレスレジスタの内容から前記主記
憶装置のマイクロプログラムデータのアドレスを演算し
出力する演算手段、（Ｅ）前記主記憶装置に接続され、
前記演算手段から出力されたアドレスに従って主記憶装
置のデータをアクセスし読み出すメモリアクセス手段、
（Ｆ）前記メモリアクセス手段により主記憶装置から読
み出されたデータを格納するプログラムデータレジスタ
、（Ｇ）前記プログラムデータレジスタに格納されたプ
ログラムデータを、エラーアドレスレジスタの示すアド
レスにより前記コントロールストレッジに格納するデー
タ書き込み手段、を備えて構成されている。
【００１１】また、第２の発明のマイクロプログラム制
御方式は、マイクロプログラムを格納するコントロール
ストレッジと、前記コントロールストレッジから読み出
したデータを格納する読み出しレジスタとを有したマイ
クロプログラム制御装置を含むマイクロプログラム制御
方式において、前記マイクロプログラムのコピーを格納
する主記憶装置を備え、前記マイクロプログラム制御装
置が、（Ａ）前記読み出しレジスタに読み出されたデー
タのエラーを検出するエラー検出ステップ、（Ｂ）前記
エラー検出ステップから、エラーが検出されたことを知
らせる通知を受けたとき、読み出しエラーの発生したワ
ードのアドレスを出力するアドレス生成ステップ、（Ｃ
）前記アドレス生成ステップから出力されたエラーの発
生したワードのアドレスを格納するエラーアドレスレジ
スタ、（Ｄ）前記エラーアドレスレジスタの内容から前
記主記憶装置のマイクロプログラムデータのアドレスを
演算し出力する演算ステップ、（Ｅ）前記主記憶装置に
接続され、前記演算ステップから出力されたアドレスに
従って主記憶装置のデータをアクセスし読み出すメモリ
アクセスステップ、（Ｆ）前記メモリアクセスステップ
により主記憶装置から読み出されたデータを格納するプ
ログラムデータレジスタ、（Ｇ）前記プログラムデータ
レジスタに格納されたプログラムデータを、エラーアド
レスレジスタの示すアドレスにより前記コントロールス
トレッジに格納するデータ書き込みステップ、を備えて
構成されている。
御方式は、マイクロプログラムを格納するコントロール
ストレッジと、前記コントロールストレッジから読み出
したデータを格納する読み出しレジスタとを有したマイ
クロプログラム制御装置を含むマイクロプログラム制御
方式において、前記マイクロプログラムのコピーを格納
する主記憶装置を備え、前記マイクロプログラム制御装
置が、（Ａ）前記読み出しレジスタに読み出されたデー
タのエラーを検出するエラー検出ステップ、（Ｂ）前記
エラー検出ステップから、エラーが検出されたことを知
らせる通知を受けたとき、読み出しエラーの発生したワ
ードのアドレスを出力するアドレス生成ステップ、（Ｃ
）前記アドレス生成ステップから出力されたエラーの発
生したワードのアドレスを格納するエラーアドレスレジ
スタ、（Ｄ）前記エラーアドレスレジスタの内容から前
記主記憶装置のマイクロプログラムデータのアドレスを
演算し出力する演算ステップ、（Ｅ）前記主記憶装置に
接続され、前記演算ステップから出力されたアドレスに
従って主記憶装置のデータをアクセスし読み出すメモリ
アクセスステップ、（Ｆ）前記メモリアクセスステップ
により主記憶装置から読み出されたデータを格納するプ
ログラムデータレジスタ、（Ｇ）前記プログラムデータ
レジスタに格納されたプログラムデータを、エラーアド
レスレジスタの示すアドレスにより前記コントロールス
トレッジに格納するデータ書き込みステップ、を備えて
構成されている。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明のマイクロプログラム制御方
式の一実施例を示すブロック図である。
式の一実施例を示すブロック図である。
【００１４】本実施例のマイクロプログラム制御方式は
、図１に示すように、マイクロプログラムを格納するコ
ントロールストレッジを備えたマイクロプログラム制御
装置１、マイクロプログラムのコピーを格納する主記憶
装置２から構成されている。
、図１に示すように、マイクロプログラムを格納するコ
ントロールストレッジを備えたマイクロプログラム制御
装置１、マイクロプログラムのコピーを格納する主記憶
装置２から構成されている。
【００１５】また、マイクロプログラム制御装置１は、
マイクロプログラムを格納するコントロールストレッジ
１１、コントロールストレッジ１１から読み出したデー
タを格納する読み出しレジスタ１２、読み出しレジスタ
１２に読み出されたデータのエラーを検出するエラー検
出手段１３、エラー検出手段１３から、エラーが検出さ
れたことを知らせる通知を受けたとき、読み出しエラー
の発生したワードのアドレスを出力するアドレス生成手
段１４、アドレス生成手段１４から出力されたエラーの
発生したワードのアドレスを格納するエラーアドレスレ
ジスタ１５、エラーアドレスレジスタ１５の内容から主
記憶装置２のマイクロプログラムデータ２０のアドレス
を演算し出力する演算手段１７、主記憶装置２に接続さ
れ、演算手段１７から出力されたアドレスに従って主記
憶装置２のデータをアクセスし読み出すメモリアクセス
手段１０、メモリアクセス手段１０により主記憶装置２
から読み出されたプログラムデータを格納するプログラ
ムデータレジスタ１９、プログラムデータレジスタ１９
に格納されたプログラムデータを、エラーアドレスレジ
スタ１５の示すアドレスによりコントロールストレッジ
１１に格納するデータ書き込み手段２１から構成されて
いる。
マイクロプログラムを格納するコントロールストレッジ
１１、コントロールストレッジ１１から読み出したデー
タを格納する読み出しレジスタ１２、読み出しレジスタ
１２に読み出されたデータのエラーを検出するエラー検
出手段１３、エラー検出手段１３から、エラーが検出さ
れたことを知らせる通知を受けたとき、読み出しエラー
の発生したワードのアドレスを出力するアドレス生成手
段１４、アドレス生成手段１４から出力されたエラーの
発生したワードのアドレスを格納するエラーアドレスレ
ジスタ１５、エラーアドレスレジスタ１５の内容から主
記憶装置２のマイクロプログラムデータ２０のアドレス
を演算し出力する演算手段１７、主記憶装置２に接続さ
れ、演算手段１７から出力されたアドレスに従って主記
憶装置２のデータをアクセスし読み出すメモリアクセス
手段１０、メモリアクセス手段１０により主記憶装置２
から読み出されたプログラムデータを格納するプログラ
ムデータレジスタ１９、プログラムデータレジスタ１９
に格納されたプログラムデータを、エラーアドレスレジ
スタ１５の示すアドレスによりコントロールストレッジ
１１に格納するデータ書き込み手段２１から構成されて
いる。
【００１６】次に、動作を説明する。
【００１７】図１において、コントロールストレッジ１
１から読み出しレジスタ１２にデータの読み出しが行わ
れているとき、エラー検出手段１３が、コントロールス
トレッジ１１から読み出しレジスタ１２に読み出された
データについて読み出しエラーを検出すると、アドレス
生成手段１４に通知される。アドレス生成手段１４は、
読み出しエラーの通知を受けると、読み出しエラーの発
生したワードのアドレスをエラーアドレスレジスタ１５
に格納する。そして、エラーアドレスレジスタ１５の内
容から、主記憶装置２のマイクロプログラムデータ２０
のアドレスが演算手段１７で計算され、メモリアクセス
手段１０が起動される。
１から読み出しレジスタ１２にデータの読み出しが行わ
れているとき、エラー検出手段１３が、コントロールス
トレッジ１１から読み出しレジスタ１２に読み出された
データについて読み出しエラーを検出すると、アドレス
生成手段１４に通知される。アドレス生成手段１４は、
読み出しエラーの通知を受けると、読み出しエラーの発
生したワードのアドレスをエラーアドレスレジスタ１５
に格納する。そして、エラーアドレスレジスタ１５の内
容から、主記憶装置２のマイクロプログラムデータ２０
のアドレスが演算手段１７で計算され、メモリアクセス
手段１０が起動される。
【００１８】メモリアクセス手段１０は、主記憶装置２
のマイクロプログラムデータ２０をアクセスし、この要
求の応答が返えると読み出したプログラムデータをプロ
グラムデータレジスタ１９にセットする。そして、デー
タ書き込み手段２１により、エラーアドレスレジスタ１
５に格納されている読み出しエラーの発生したワードの
アドレスに従って、コントロールストレッジ１１のアク
セスが行われ、このプログラムデータが書き込まれ、コ
ントロールストレッジ１１のマイクロプログラムデータ
のエラーが訂正される。
のマイクロプログラムデータ２０をアクセスし、この要
求の応答が返えると読み出したプログラムデータをプロ
グラムデータレジスタ１９にセットする。そして、デー
タ書き込み手段２１により、エラーアドレスレジスタ１
５に格納されている読み出しエラーの発生したワードの
アドレスに従って、コントロールストレッジ１１のアク
セスが行われ、このプログラムデータが書き込まれ、コ
ントロールストレッジ１１のマイクロプログラムデータ
のエラーが訂正される。
【００１９】このように、主記憶装置２上にマイクロプ
ログラムを格納したファイルを設け、コントロールスト
レッジ１１の読み出しエラーが発生した場合に、主記憶
装置２上のマイクロプログラムデータを読み出し、コン
トロールストレッジ１１内のマイクロプログラムの訂正
を行うように構成することにより、訂正コードを使用し
なくて済み、コントロールストレッジ１１の容量が少な
くなり、訂正するための専用ハードウェアも少なくする
ことができる。
ログラムを格納したファイルを設け、コントロールスト
レッジ１１の読み出しエラーが発生した場合に、主記憶
装置２上のマイクロプログラムデータを読み出し、コン
トロールストレッジ１１内のマイクロプログラムの訂正
を行うように構成することにより、訂正コードを使用し
なくて済み、コントロールストレッジ１１の容量が少な
くなり、訂正するための専用ハードウェアも少なくする
ことができる。
【００２０】
【発明の効果】以上説明したように、本発明のマイクロ
プログラム制御方式は、主記憶装置上にマイクロプログ
ラムを格納したファイルを設け、コントロールストレッ
ジの読み出しエラーが発生した場合に、主記憶装置上の
マイクロプログラムデータを読み出し、コントロールス
トレッジ内のマイクロプログラムの訂正を行うように構
成することにより、コントロールストレッジの容量が少
なくなり、訂正するための専用ハードウェアも少なくな
るという効果を有している。
プログラム制御方式は、主記憶装置上にマイクロプログ
ラムを格納したファイルを設け、コントロールストレッ
ジの読み出しエラーが発生した場合に、主記憶装置上の
マイクロプログラムデータを読み出し、コントロールス
トレッジ内のマイクロプログラムの訂正を行うように構
成することにより、コントロールストレッジの容量が少
なくなり、訂正するための専用ハードウェアも少なくな
るという効果を有している。
【図１】本発明のマイクロプログラム制御方式の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】従来のマイクロプログラム制御方式を示すブロ
ック図である。
ック図である。
１ マイクロプログラム制御装置２ 主記
憶装置 １０ メモリアクセス手段 １１ コントロールストレッジ １２ 読み出しレジスタ １３ エラー検出手段 １４ アドレス生成手段 １５ エラーアドレスレジスタ １７ 演算手段 １９ プログラムデータレジスタ２０ マ
イクロプログラムデータ２１ データ書き込み手
段 ３２ アドレスレジスタ ３３ セレクタ ３４ エラー検出訂正手段
憶装置 １０ メモリアクセス手段 １１ コントロールストレッジ １２ 読み出しレジスタ １３ エラー検出手段 １４ アドレス生成手段 １５ エラーアドレスレジスタ １７ 演算手段 １９ プログラムデータレジスタ２０ マ
イクロプログラムデータ２１ データ書き込み手
段 ３２ アドレスレジスタ ３３ セレクタ ３４ エラー検出訂正手段
Claims (2)
- 【請求項１】 マイクロプログラムを格納するコント
ロールストレッジと、前記コントロールストレッジから
読み出したデータを格納する読み出しレジスタとを有し
たマイクロプログラム制御装置を含むマイクロプログラ
ム制御方式において、前記マイクロプログラムのコピー
を格納する主記憶装置を備え、前記マイクロプログラム
制御装置が、（Ａ）前記読み出しレジスタに読み出され
たデータのエラーを検出するエラー検出手段、（Ｂ）前
記エラー検出手段から、エラーが検出されたことを知ら
せる通知を受けたとき、読み出しエラーの発生したワー
ドのアドレスを出力するアドレス生成手段、（Ｃ）前記
アドレス生成手段から出力されたエラーの発生したワー
ドのアドレスを格納するエラーアドレスレジスタ、（Ｄ
）前記エラーアドレスレジスタの内容から前記主記憶装
置のマイクロプログラムデータのアドレスを演算し出力
する演算手段、（Ｅ）前記主記憶装置に接続され、前記
演算手段から出力されたアドレスに従って主記憶装置の
データをアクセスし読み出すメモリアクセス手段、（Ｆ
）前記メモリアクセス手段により主記憶装置から読み出
されたデータを格納するプログラムデータレジスタ、（
Ｇ）前記プログラムデータレジスタに格納されたプログ
ラムデータを、エラーアドレスレジスタの示すアドレス
により前記コントロールストレッジに格納するデータ書
き込み手段、を備えたことを特徴とするマイクロプログ
ラム制御方式。 - 【請求項２】 マイクロプログラムを格納するコント
ロールストレッジと、前記コントロールストレッジから
読み出したデータを格納する読み出しレジスタとを有し
たマイクロプログラム制御装置を含むマイクロプログラ
ム制御方式において、前記マイクロプログラムのコピー
を格納する主記憶装置を備え、前記マイクロプログラム
制御装置が、（Ａ）前記読み出しレジスタに読み出され
たデータのエラーを検出するエラー検出ステップ、（Ｂ
）前記エラー検出ステップから、エラーが検出されたこ
とを知らせる通知を受けたとき、読み出しエラーの発生
したワードのアドレスを出力するアドレス生成ステップ
、（Ｃ）前記アドレス生成ステップから出力されたエラ
ーの発生したワードのアドレスを格納するエラーアドレ
スレジスタ、（Ｄ）前記エラーアドレスレジスタの内容
から前記主記憶装置のマイクロプログラムデータのアド
レスを演算し出力する演算ステップ、（Ｅ）前記主記憶
装置に接続され、前記演算ステップから出力されたアド
レスに従って主記憶装置のデータをアクセスし読み出す
メモリアクセスステップ、（Ｆ）前記メモリアクセスス
テップにより主記憶装置から読み出されたデータを格納
するプログラムデータレジスタ、（Ｇ）前記プログラム
データレジスタに格納されたプログラムデータを、エラ
ーアドレスレジスタの示すアドレスにより前記コントロ
ールストレッジに格納するデータ書き込みステップ、を
備えたことを特徴とするマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084905A JPH04317128A (ja) | 1991-04-17 | 1991-04-17 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084905A JPH04317128A (ja) | 1991-04-17 | 1991-04-17 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04317128A true JPH04317128A (ja) | 1992-11-09 |
Family
ID=13843754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3084905A Pending JPH04317128A (ja) | 1991-04-17 | 1991-04-17 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04317128A (ja) |
-
1991
- 1991-04-17 JP JP3084905A patent/JPH04317128A/ja active Pending
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