JPH04115340A - 二重化記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は二重化記憶回路に関し、特に情報処理装置で使
用される記憶回路のデータの誤り訂正に関する。

従来技術 従来、情報処理装置においては、記憶回路から読出され
たデータに誤りが発生すると、命令の実行を停止し、誤
りが発生したデータを訂正してから記憶回路への再書込
みを行い、その後に命令の再実行を行っていた。

このような従来の情報処理装置では、記憶回路から読出
されたデータに誤りが発生すると、命令の実行を停止し
、訂正したデータを記憶回路に再、書込みした後に命令
の再実行を行っていたので、配憶回路への訂正データの
再書込みを行っている間、必ず命令の実行を停止しなけ
ればならないという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、記憶回路で誤りが発生したときの訂正動
作中でも命令を実行することができる二重化記憶回路の
提供を目的とする。

発明の構成 本発明による二重化記憶回路は、各々同一データを格納
する第１および第２の記憶手段と、前記第１および第２
の記憶手段から読出されたデータ各々のエラー検出を行
う第１および第２の検出手段と、前記第１および第２の
検出手段の検出結果に応じて前記第１および第２の記憶
手段から読出されたデータのうち一方を選択して送出す
る選択手段と、前記第１および第２の検出手段の検出結
果に応じて前記第１および第２の記憶手段から読出され
たデータを訂正する訂正手段と、前記第１および第２の
検出手段の検出結果に応じて前記選択手段による選択動
作と前記訂正手段により訂正されたデータの前記第１お
よび第２の記憶手段への書込み動作とを制御する制御手
段とを有することを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、記憶回路１．２には同一のデータおよ
びチエツクビットが予め格納されている。

アドレス選択回路３．４では通常動作時に読出しアドレ
ス１００が選択され、エラー訂正時に書込みアドレス２
０１が選択される。

書込みアドレス５には１つ前のタイミングの読出しアド
レス１００が保持されている。

読出しレジスタ６．７には記憶回路１，２各々の出力信
号２０４．２０５が保持される。

エラー検出回路８では読出しレジスタ６からの読出しデ
ータ３０１がチエツクされ、そのチエツクによりエラー
が検出されると、エラー信号３０３を書込みフラグ１２
に送出するとともに、１ビツトエラー検出または２ビツ
トエラー検出を示すエラー信号３０５を制御回路１１に
送出し、シンドローム３０７をエラー訂正回路１０に送
出する。

エラー検出回路９ては読出しレジスタ７からの読出しデ
ータ３０２がチエツクされ、そのチエツクによりエラー
が検出されると、エラー信号３０４を書込みフラグ１２
に送出するとともに、１ビツトエラー検出または２ビツ
トエラー検出を示すエラー信号３０６を制御回路１１に
送出し、シンドローム３０８をエラー訂正回路１０に送
出する。

エラー訂正回路１０では制御回路１１からの制御信号５
０２に応じて、読出しレジスタ６からの読出しデータ３
０１の訂正をエラー検出回路８からのシンドローム３０
７により行うか、あるいは読出しレジスタ７からの読出
しデータ３０２の訂正をエラー検出回路９からのシンド
ローム３０８により行うかして、訂正データ４０２を記
憶回路１．２に送出する。

制御回路１１ではエラー検出回路８，９からの１ビツト
エラー検出または２とットエラー検出を示すエラー信号
３０５．３０８と、書込みフラグ１２からの訂正指示信
号４０１との監視が行われ、その監視結果に基づいて記
憶回路１．２の書込み制御およびアドレス選択回路３．
４の選択制御を行うための制御信号５０１．５０３を送
出するとともに、エラー訂正回路１０の制御を行う２ビ
ツトの制御信号５０２を送出し、出力選択回路１３の制
御を行う制御信号５０４を送出する。

制御回路１１からの制御信号５０１は２ビツトのエラー
信号３０５のどちらか１ビツトが“１”のときに“１”
となって記憶回路１の訂正動作を制御し、制御信号５０
３は２ビツトのエラー信号３０Ｂのどちらか１ビツトが
“１”のときに“１”となって記憶回路２の訂正動作を
制御する。

また、制御回路１１ではエラー検出回路８，９からのエ
ラー信号３０５．３０６と、書込みフラグ１２からの訂
正指示信号４０１との監視結果により命令実行が不可能
と判断すると、無効信号５０５が送出される。

書込みフラグ１２の内容は記憶回路１．２が訂正動作中
か否かを示し、その内容に応じて訂正指示信号４０１を
制御回路１１に送出する。

出力選択回路１３では読出しレジスタ６．７からの読出
しデータ３０１．３０２のうちエラーが発生していない
データが選択され、該データが出力信号６０１として送
出される。

この第１図を用いて本発明の一実施例の動作について説
明する。

記憶回路１で１ビツトエラーが発生した場合、読出しレ
ジスタ６からの読出しデータ３０１がエラー検出回路８
てチエツクされることによりエラー信号３０３が′１１
となり、エラー信号３０５が“１０”となる。

このとき、記憶回路２て誤りが発生していなければ、エ
ラー検出回路９からのエラー信号３０４は“０″であり
、エラー信号３０６は“００”である。

制御回路１１てはエラー検出回路８からのエラー信号３
０５が“１０”であり、エラー検出回路９からのエラー
信号３０６が００”であることから制御信号５０１，５
０４を“１′とし、制御信号５０２を１１”とし、制御
信号５０３を“０”とする。

制御回路１１からの制御信号５０１が“１”になると、
アドレス選択回路３ては書込みアドレス２０■が記憶回
路１へのアドレス２０２として選択され、記憶回路１へ
のデータの書込みが可能となる。

また、制御回路１１がらの制御信号５０３が“０”にな
ると、アドレス選択回路４ては読出しアドレス１００が
記憶回路２へのアドレス２０３として選択される。

制御回路１１からの制御信号５０２が“１１”になると
、エラー訂正回路１０ては読出しレジスタ６からの読出
しデータ３０１の訂正をエラー検出回路８からのシンド
ローム３０７によって行い、訂正データ４０２を出力す
る。

したがって、記憶回路１ではエラー訂正回路１０からの
訂正データ４０２が、アドレス選択回路３からのアドレ
ス２０２に書込まれる。

すなわち、記憶回路１ではエラー検出回路８て１ビツト
エラーが検出されたデータがエラー訂正回路１０で訂正
された後に、該データが続出されたアドレスに再書込み
されることになる。

制御回路１１からの制御信号５０４が“１″になると、
出力選択回路１３ではエラーが発生してぃない読出しレ
ジスタ７からの読出しデータ３０２が選択され、出力信
号６０１として出力される。

記憶回路１でエラー訂正を行っているときには書込みフ
ラグ１２が“１０”となり、制御回路１１からの制御信
号５０４が“１′となる。

記憶回路２では次の読出し動作が行われ、アドレス選択
回路４で選択された読出しアドレス１００によって読出
された出力信号２０５が読出しレジスタ７に保持される
。

読出しレジスタ７からの読出しデータ８０２は出力選択
回路１３で選択され、出力信号６０１として出力される
。

このとき、エラー検出回路９で読出しレジスタ７からの
読出しデータ３０２に１ビツトまたは２ビツトエラーが
検出された場合には、エラー検出回路９からの２ビツト
のエラー信号３０Ｂのどちらか１ビツトが“１”となる
ので、制御回路１１では無効信号５０５を“１°とし、
出力選択回路１３からの出力信号６０１が無効であるこ
とを示す。

一方、記憶回路２で１ビツトエラーが発生した場合、読
出しレジスタ７からの読出しデータ３０２がエラー検出
回路９でチエツクされることによりエラー信号３０４が
“１”となり、エラー信号３０６が′１０”となる。

このとき、記憶回路１て誤りが発生していなければ、エ
ラー検出回路８からのエラー信号３０３は“０”であり
、エラー信号３０５は“００”である。

制御回路１１ではエラー検出回路９からのエラー信号３
０Ｂが“１０″であり、エラー検出回路８からのエラー
信号３０５が“００′であることから制御信号５０３を
“１“とじ、制御信号５０２を“０１”とし、制御信号
５０１，５０４を“０°とする。

制御回路１１からの制御信号５０３が“１”になると、
アドレス選択回路４ては書込みアドレス２゜１が記憶回
路２へのアドレス２０３として選択され、記憶回路２へ
のデータの書込みが可能となる。

また、制御回路１１からの制御信号５０１が“０”にな
ると、アドレス選択回路３では読出しアドレス１００が
記憶回路１へのアドレス２０３として選択される。

制御回路１１からの制御信号５０２が“０１”になると
、エラー訂正回路１０ては読出しレジスタ７からの読出
しデータ３０２の訂正をエラー検出回路９からのシンド
ローム３０８によって行い、訂正データ４０２を出力す
る。

したがって、記憶回路２ではエラー訂正回路ｌＯからの
訂正データ４０２が、アドレス選択回路４からのアドレ
ス２０３に書込まれる。

すなわち、記憶回路２ではエラー検出回路９で１ビツト
エラーが検出されたデータがエラー訂正回路１０で訂正
された後に、該データが読出されたアドレスに再書込み
されることになる。

制御回路１１からの制御信号５０４が“０”になると、
出力選択回路１３ではエラーが発生していない読出しレ
ジスタ６からの読出しデータ３０１が選択され、出力信
号６０１として出力される。

記憶回路２でエラー訂正を行っているときには書込みフ
ラグ１２が“０１”となり、制御回路１１からの制御信
号５０４が“０”となる。

記憶回路１では次の読出し動作が行われ、アドレス選択
回路３て選択された読出しアドレス１００によって読出
された出力信号２０４が読出しレジスタ６に保持される
。

読出しレジスタ６からの読出しデータ３０１は出力選択
回路１３で選択され、出力信号６０１として出力される
。

このとき、エラー検出回路８て続出しレジスタ６からの
読出しデータ３０２に１ビツトまたは２ビツトエラーが
検出された場合には、エラー検出回路８からの２ビツト
のエラー信号３０５のどちらか１ビツトが“１”となる
ので、制御回路１１ては無効信号５０５を“１”とし、
出力選択回路１３からの出力信号６０１が無効であるこ
とを示す。

次に、記憶回路１で２ビツトエラーが発生した場合、読
出しレジスタ６からの読出しデータ３０１がエラー検出
回路８てチエツクされることによりエラー信号３０８が
“１”となり、エラー信号３０５が“０１１となる。

このとき、記憶回路２て誤りが発生していなければ、エ
ラー検出回路９からのエラー信号３０４は“０”であり
、エラー信号３０６は“００”である。

制御回路１１ではエラー検出回路８からのエラー信号３
０５が“０１”であり、エラー検出回路９からのエラー
信号３０６が“００”であることから制御信号５０１．
５０４を“１”とし、制御信号５０２を“１０°とし、
制御信号５０３を“０”とする。

制御回路１１からの制御信号５０１が“１”になると、
アドレス選択回路３では書込みアドレス２０１が記憶回
路１へのアドレス２０２として選択され、記憶回路１へ
のデータの書込みが可能となる。

また、制御回路１１からの制御信号５０３が“０”にな
ると、アドレス選択回路４では読出しアドレス１００が
記憶回路２へのアドレス２０３として選択される。

制御回路１１からの制御信号５０２が“１０”になると
、エラー訂正回路１０では読出しレジスタ７からの正し
い読出しデータ３０２を訂正データ４０２として出力す
る。

したがって、記憶回路１ではエラー訂正回路１０からの
訂正データ４０２が、つまり読出しレジスタ７からの正
しい読出しデータ３０２がアドレス選択回路３からのア
ドレス２０２に書込まれる。

すなわち、記憶回路１ではエラー検出回路８で２ビツト
エラーが検出されると、エラー訂正回路１０から送られ
てきた読出しレジスタ７からの正しい読出しデータ３０
２が、２ビツトエラーが検出されたデータが読出された
アドレスに再書込みされることになる。

制御回路１１からの制御信号５０４が“１゛になると、
出力選択回路１３ではエラーが発生していない読出しレ
ジスタ７からの読出しデータ３０２が選択され、出力信
号Ｂ０１として出力される。

記憶回路１でエラー訂正を行っているときには書込みフ
ラグ１２が“１０”となり、制御回路１１からの制御信
号５０４が“１”となる。

記憶回路２では次の読出し動作が行われ、アドレス選択
回路４て選択された読出しアドレス１００によって読出
された出力信号２０５が読出しレジスタ７に保持される
。

読出しレジスタ７からの読出しデータ３０２は出力選択
回路１３て選択され、出力信号６０１として出力される
。

このとき、エラー検出回路９て読出しレジスタ７からの
読出しデータ３０２に１ビツトまたは２ビツトエラーが
検出された場合には、エラー検出回路９からの２ビツト
のエラー信号３０６のどちらか１ビツトが“１”となる
ので、制御回路１１ては無効信号５０５を“１”とし、
出力選択回路１３からの出力信号６０１が無効であるこ
とを示す。

記憶回路２で２ビツトエラーが発生した場合、読出しレ
ジスタ７からの読出しデータ３０２がエラー検出回路９
でチエツクされることによりエラー信号３０４が“１”
となり、エラー信号３０Ｂが“０ビとなる。

このとき、記憶回路１で誤りが発生していなければ、エ
ラー検出回路８からのエラー信号３０３は０”であり、
エラー信号８０５は“ＯＯｏである。

制御回路１１ではエラー検出回路９からのエラー信号３
０Ｂが“０１”であり、エラー検出回路８からのエラー
信号３０５が００”であることがら制御信号５０３を“
１”とし、制御信号５０２を“００”とし、制御信号５
０１．５０４を“０°とする。

制御回路１１からの制御信号５０３が“１”になると、
アドレス選択回路４ては書込みアドレス２０１が記憶回
路２へのアドレス２０３として選択され、記憶回路２へ
のデータの書込みが可能となる。

また、制御回路１１からの制御信号５０１が°０”にな
ると、アドレス選択回路３ては読出しアドレス１００が
記憶回路１へのアドレス２０３として選択される。

制御回路１１からの制御信号５０２が“００”に、なる
と、エラー訂正回路１０では読出しレジスタ６からの正
しい読出しデータ３０１を訂正データ４０２として出力
する。

したがって、記憶回路２ではエラー訂正回路１０からの
訂正データ４０２が、つまり読出しレジスタ６からの正
しい読出しデータ８０１がアドレス選択回路４からのア
ドレス２０３に書込まれる。

すなわち、記憶回路２ではエラー検出回路９で２ビツト
エラーが検出されると、エラー訂正回路１０から送られ
てきた読出しレジスタ６からの正しい読出しデータ３０
１が、２ビツトエラーが検出されたデータが読出された
アドレスに再書込みされることになる。

制御回路１１からの制御信号５０４が“０°になると、
出力選択回路１３ではエラーが発生していない読出しレ
ジスタ６からの読出しデータ３０１が選択され、出力信
号６０１として出力される。

記憶回路２でエラー訂正を行っているときには書込みフ
ラグ１２が“０１”となり、制御回路１１からの制御信
号５０４が０”となる。

記憶回路１では次の読出し動作が行われ、アドレス選択
回路３で選択された読出しアドレス１００によって読出
された出力信号２０４が読出しレジスタ６に保持される
。

読出しレジスタ６からの読出しデータ３０１は出力選択
回路１３で選択され、出力信号６０１として出力される
。

このとき、エラー検出回路８で読出しレジスタ６からの
読出しデータ３０１に１ビツトまたは２ビツトエラーが
検出された場合には、エラー検出回路８からの２ビツト
のエラー信号３０６のどちらか１ビツトが“１″となる
ので、制御回路１１では無効信号５０５を“１”とし、
出力選択回路１３からの出力信号６０１が無効であるこ
とを示す。

記憶回路１，２で同時にエラーが発生した場合には、エ
ラー検出回路８，９からのエラー信号３０５．３０８に
より制御回路１１が無効信号５０５を“１”とし、出力
選択回路１３からの出力信号６０１が無効であることを
示す。

このように、記憶回路１．２のうちどちらか一方でエラ
ーが発生したときにエラーが発生した記憶回路の訂正を
行うとともに、エラーが発生していない記憶回路の出力
を読出しデータとして出力するようにすることによって
、一方の記憶回路の訂正動作中においても他方の記憶回
路を用いて命令を実行することができる。

発明の詳細 な説明したように本発明によれば、各々同一データを格
納する２つの記憶回路のうちどちらか一方でエラーが検
出されたとき、エラーが検出された記憶回路の訂正を行
うとともに、エラーが検出されていない記憶回路の出力
を読出しデータとして出力するようにすることによって
、記憶回路で誤りが発生したときの訂正動作中でも命令
を実行することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １．２・・・・・・記憶回路　　１１・・・・・・制御
回路３．４・・・・・・アドレス選択回路 ５・・・・・・書込みアドレス ６．７・・・・・・読出しレジスタ ８．９・・・・・・エラー検出回路 １０・・・・・・エラー訂正回路 １２・・・・・・書込みフラグ １３・・・・・・出力選択回路

Claims (1)

【特許請求の範囲】
1. （１）各々同一データを格納する第１および第２の記憶
   手段と、前記第１および第２の記憶手段から読出された
   データ各々のエラー検出を行う第１および第２の検出手
   段と、前記第１および第２の検出手段の検出結果に応じ
   て前記第１および第２の記憶手段から読出されたデータ
   のうち一方を選択して送出する選択手段と、前記第１お
   よび第２の検出手段の検出結果に応じて前記第１および
   第２の記憶手段から読出されたデータを訂正する訂正手
   段と、前記第１および第２の検出手段の検出結果に応じ
   て前記選択手段による選択動作と前記訂正手段により訂
   正されたデータの前記第１および第２の記憶手段への書
   込み動作とを制御する制御手段とを有することを特徴と
   する二重化記憶回路。