JPH0944411A - パトロール方式を採用した記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】通常動作中に発生した訂正可能エラーの訂正デ
ータをメモリに比較的早く書き込むことにより信頼性を
向上させる。 【解決手段】特定周期発生回路１０は、訂正可能エラー
が発生したアドレスをメモリの全アドレスに対して実行
される間に複数回、特定な周期でメモリパトロールのア
ドレスとして使用する信号を生成する。訂正可能エラー
アドレスレジスタ群８は、通常動作中に発生した訂正可
能エラーのアドレスを保持し、メモリパトロール指示と
特定周期発生回路１０からの信号が”１”の時、アドレ
スセレクタ４は訂正可能エラーアドレスレジスタ群８を
選択し、訂正可能エラーの発生したアドレスを使用して
通常動作中に発生した訂正可能エラーの訂正データをメ
モリ５に比較的早く書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパトロール方式を採
用した記憶装置に関する。

【０００２】

【従来の技術】図２は従来のこの種の記憶装置の一例を
示した構成図である。

【０００３】図２において、メモリパトロール実行指示
回路２１は定期的なサイクルでメモリパトロール実行を
指示し、メモリパトロールアドレスレジスタ２２はメモ
リパトロール実行指示回路２１により指示されたサイク
ルにアドレスを＋１して、メモリパトロール用のアドレ
スとする。一方、通常アドレスレジスタ２３は通常処理
動作で使用するアドレスを格納するレジスタである。ア
ドレスセレクタ２４は通常処理動作時には通常アドレス
レジスタ２３のアドレス、メモリパトロール実行時には
メモリパトロールアドレスレジスタ２２のアドレスを選
択してメモリ２５に供給する。

【０００４】誤り検出・訂正回路２６はメモリ２５から
読み出したデータの誤りを検出し、訂正を行う回路であ
り、書き込み指示回路２７はメモリパトロール中の誤り
訂正を行ったデータに対してはメモリ２５に書き込み、
通常処理動作中の誤り訂正を行ったデータに対してはメ
モリ２５に書き込みを行わないよう指示する回路であ
る。

【０００５】信号線２０１，２０２及び２０３は通常処
理動作時には”０”、メモリパトロール実行時には”
１”となる。この結果、信号線２０１が”０”ならメモ
リパトロールアドレスレジスタ２２の値をホールド
し、”１”の場合、メロイパトロールアドレスレジスタ
２２の値を＋１する。また、信号線２０２が”０”なら
アドレスセレクタ２４は通常アドレスレジスタ２３を出
力し、”１”ならメモリパトロールアドレスレジスタ２
２を出力する。また、信号線２０３が”０”なら通常処
理中にメモリ２５から読み出されたデータである事を示
し、”１”の場合は、メモリパトロール中に読み出され
たデータである事を示す。

【０００６】次に、通常処理動作中に発生した訂正可能
誤りをメモリパトロール動作により誤りを訂正し、メモ
リに書込むまでの一連の動作を説明する。

【０００７】通常処理動作中、信号線２０２は”０”に
なりアドレスセレクタ２４は通常アドレスレジスタ２３
の出力を選択し、メモリ２５をアクセスしている。メモ
リ２５から読み出されたデータに誤りがあり、それを誤
り検出、訂正回路２６が検出し、訂正を行う。訂正され
たデータは他ユニットへ出力されるが、信号線２０３
は”０”であるため、書き込み指示回路２７がメモリ２
５への訂正データ書き込みを抑止する。従ってメモリ２
５内のデータには誤りがあるままである。

【０００８】メモリパトロール実行指示回路２１により
メモリパトロールが幾度が実行され、信号線２０１によ
りメモリパトロールアドレスレジスタ２２のアドレスを
＋１した値と訂正可能誤りが発生したアドレスとが一致
した値でメモリパトロールを行なった時、メモリ２５よ
り訂正可能誤りが発生したデータが読み出される。誤り
検出、訂正回路２６は誤りを検出し、訂正を行う。信号
線２０３は”１”となり、書き込み指示回路２７はメモ
リ２５への書き込みを指示し、メモリ２５には訂正した
データがようやく書き込まれる。書き込みが終了する
と、信号線２０１，２０２，２０３は”０”となり、訂
正可能誤りのアドレスでのメモリパトロールが終了す
る。

【０００９】

【発明が解決しようとする課題】上述した従来のパトロ
ール方式を採用した記憶装置では、通常処理動作中に訂
正可能誤りが発生するとデータの誤り訂正は行なわれる
が、訂正したデータはメモリには書き込まれず、メモリ
への書き込みはメモリパトロールを利用して行っている
ため、メモリパトロールで使用するアドレスと訂正可能
誤りが発生したデータのアドレスが一致しなければメモ
リ内のデータは訂正可能誤りが存在したままである。メ
モリパトロールは通常０番地より開始し、メモリパトロ
ール実行指示信号により前メモリパトロールアドレスを
＋１したアドレスを使用するので、メモリパトロールア
ドレスと訂正可能誤りの発生したアドレスが一致するま
で時間がかかると、訂正可能誤りが訂正不可能誤りに変
化する可能性があった。従って、この不具合を解消する
には、全アドレスに対してのメモリパトロールが終了す
る周期を短くし、通常処理の性能を落とさなければなら
ないという問題点がある。

【００１０】

【課題を解決するための手段】本発明の記憶装置は、定
期的にメモリのデータを読み出し、データの誤りの有無
を調べ、誤りがあれば訂正し、再度メモリに書込むパト
ロール方式を採用した記憶装置において、定期的なサイ
クルでメモリパトロール実行を指示するメモリパトロー
ル実行指示回路と、メモリパトロール用にメモリパトロ
ール実行指示回路により指示されたサイクルにアドレス
を＋１するメモリパトロールアドレスレジスタと、通常
処理動作で使用するアドレスを格納する通常アドレスレ
ジスタと、訂正可能エラーが発生したデータのアドレス
を複数格納する事ができる訂正可能エラーアドレスレジ
スタ群と、メモリから読み出したデータに訂正可能エラ
ーの有無を検出し、訂正可能エラーが存在すれば訂正す
る訂正可能エラー検出・訂正回路と、前記訂正可能エラ
ー検出・訂正回路でエラーを検出すると、そのときの通
常アドレスレジスタの内容を前記訂正可能エラーアドレ
スレジスタに入力する訂正可能エラーアドレス制御回路
と、メモリパトロールがメモリの全アドレスにおいて実
行される間に数回、特定周期信号を発生する特定周期発
生回路と、通常処理動作では通常アドレスレジスタのア
ドレス、メモリパトロール実行時に、前記特定周期発生
回路からの信号が”０”ならメモリパトロールアドレス
レジスタのアドレス、前記特定周期発生回路からの信号
が”１”なら前記訂正可能エラーアドレス制御回路によ
り訂正可能エラーアドレスレジスタ群から選択されたア
ドレスを選択するセレクタと、通常処理動作中に検出し
た訂正可能エラーは訂正はされるがメモリには書き込ま
れず、メモリパトロール中に検出した訂正可能エラーは
訂正されメモリにも書き込む様指示する書き込み指示回
路とを有することを特徴とする。

【００１１】

【発明の実施の形態】図１は本発明の一実施例を示した
構成図であり、メモリパトロール実行指示回路１，メモ
リパトロールアドレスレジスタ２，通常アドレスレジス
タ３，アドレスセレクタ４，メモリ５，誤り検出・訂正
回路６，書き込み指示回路７，訂正可能エラーアドレス
レジスタ群８，訂正可能エラーアドレス制御回路９及び
特定周期発生回路１０から構成される。

【００１２】メモリパトロール実行指示回路１は、定期
的なサイクルでメモリパトロール実行を指示し、信号線
１０１，１０２及び１０３を”０”にする。また、特定
周期発生回路１０はメモリパトロールがメモリの全アド
レスにおいて実行される間に数回、特定な周期で、訂正
可能エラーアドレス制御回路９より選択されたアドレス
をメモリパトロールアドレスとして使用する事を指示す
る信号を発生する（信号線１０４を”１”とする）回路
である。

【００１３】訂正可能エラーアドレスレジスタ群８は通
常処理動作中、訂正可能エラーが発生したデータのアド
レスを複数格納する事ができるレジスタ群であり、訂正
可能エラーが発生したアドレスをメモリパトロールに使
用すると、使用したアドレスは訂正可能エラーアドレス
レジスタ群８からクリアされる。訂正可能エラーアドレ
ス制御回路９は訂正可能エラーアドレスレジスタ群８を
制御する回路であり、訂正可能エラーアドレスを使用し
たメモリパトロールが実行終了後、再度訂正可能エラー
アドレスを使用したメモリパトロールが実行するまでに
訂正可能エラーが発生した同一のアドレスを複数回アク
セスした場合は、訂正可能エラーアドレスレジスタ群８
に既に登録されているので無効とし、同一アドレスの複
数回登録抑止を行う。

【００１４】訂正可能エラーアドレス制御回路９から出
力される信号線１０５が”０”の時は訂正可能エラーが
発生していないことを示し、訂正可能エラーアドレスレ
ジスタ群８にアドレスが登録されていない事を示し、”
１”の時はアドレスが登録されている事を示す。信号線
１０６は通常アドレスレジスタ３より訂正可能エラーの
アドレスを訂正可能エラーアドレスレジスタ群８に登録
するためのアドレス線である。また、信号線１０７はメ
モリ５より読み出されたデータに訂正可能エラーが存在
した事を示す信号線であり、”０”の時には訂正可能エ
ラーが存在せず、”１”の時には訂正可能エラーの存在
を示す。

【００１５】メモリパトロールアドレスレジスタ２はメ
モリパトロール実行指示回路１により指示されたサイク
ルにアドレスを＋１してメロイパトロール用のアドレス
とし、信号線１０４と信号線１０５の論理積の信号が”
０”で信号線１０１が”１”の時、アドレスを＋１し、
それ以外の状態値ではアドレスをホールドしている。

【００１６】アドレスセレクタ４は通常処理動作では信
号線１０２は”０”であって、通常アドレスレジスタ３
のアドレスを選択し、メモリパトロール実行時、信号線
１０２が”１”で信号線１０４と信号線１０５を論理積
した信号が”０”ならメモリパトロールアドレスレジス
タ２のアドレスお選択し、”１”なら訂正可能エラーア
ドレス制御回路９により訂正可能エラーアドレスレジス
タ群８から選択されたアドレスを選択する。信号線１０
２が”１”で信号線１０４が”１”であっても訂正可能
エラーアドレスレジスタ群８にアドレスが登録されてい
なければ信号線１０５が”０”となるのでメモリパトロ
ールアドレスレジスタ２のアドレスを選択する。

【００１７】さて、このような構成のパトロール方式を
採用した本記憶装置において、通常処理動作中に発生し
た訂正可能誤りをメモリパトロール動作により誤りを訂
正し、メモリに書込むまでの一連の動作を説明する。

【００１８】通常処理動作中、信号線１０２、１０４
は”０”になるので、アドレスセレクタ４は通常アドレ
スレジスタ３からのアドレスを選択し、メモリ５をアク
セスしている。メモリから読み出されたデータに訂正可
能誤りがあり、それを誤り検出・訂正回路６が検出し、
訂正を行う。このとき信号線１０７は”１”となり、訂
正可能エラーアドレス制御回路９は通常アドレスレジス
タ３より信号線１０６に送出した訂正可能エラーアドレ
スを訂正可能エラーアドレスレジスタ群に登録する。訂
正が終了すると信号線１０７は”０”となり信号線１０
５は”１”になる。

【００１９】訂正されたデータは他ユニットへ出力され
るが、信号線１０３は”０”であるため、書き込み指示
回路７によりメモリへの訂正データ書き込みが抑止され
る。メモリパトロール実行指示回路１によりメモリパト
ロールが数回実行され、特定周期発生回路１０からの信
号線１０４が”１”になり、特定周期中にメモリパトロ
ールが指示されると、信号線１０４と１０５の論理積し
た信号が”１”、信号線１０２が”１”となりアドレス
セレクタ４は訂正可能エラーアドレス制御回路９により
訂正可能エラーアドレスレジスタ群８から選択されたア
ドレスを選択し、訂正可能エラーの発生したデータのア
ドレスを使用してメモリパトロールを行う。この場合、
信号線１０４と信号線１０５の論理積した信号が”１”
となるためメモリパトロールアドレスレジスタ２の値は
ホールドされる。読み出されたデータは誤り検出・訂正
回路６により誤り訂正され、信号線１０３が”１”とな
っているので、書き込み指示回路７はメモリへの訂正デ
ータ書き込みを指示する。

【００２０】訂正可能エラーの発生したデータのアドレ
スを使用してのメモリパトロールが終了した時点で、使
用したアドレスは訂正可能エラーアドレスレジスタ群８
からクリアされる。信号線１０２，１０３及び１０４は
訂正可能エラーアドレスを使用したメモリパトロールが
終了したため”０”となる。また信号線１０５は、他に
訂正可能エラーアドレスが登録されていなければ”０”
となる。

【００２１】信号線１０４が”１”の時にメモリパトロ
ールが指示され、それ以前に訂正可能エラーが発生して
ないため信号線１０５が”０”の場合は、アドレスセレ
クタ４はメモリパトロールアドレスレジスタ２から選択
されたアドレスを選択し、メモリパトロールを行なう。

【００２２】以上により、従来技術に比べ誤り訂正デー
タをメモリに書き込むことが比較的早くできるようにな
る。

【００２３】

【発明の効果】本発明は、訂正可能誤りが発生したアド
レスをメモリパトロールがメモリの全アドレスに対して
実行される間に複数回、特定の周期でメモリパトロール
のアドレスとして使用するため、通常のメモリパトロー
ルのみでメモリに訂正書き込みを行う場合よりも比較的
早く書き込みができる。この結果により、記憶装置とし
ての信頼性構造が可能となる。またメモリパトロールが
最終アドレスまで実行されるまでの時間も従来例に比
べ、あまり増えないため通常処理の性能が低下する事も
ない。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】従来例の構成図である。

【符号の説明】

１，２１ メモリパトロール実行指示回路 ２，２２ メモリパトロールアドレスレジスタ ３，２３ 通常アドレスレジスタ ４，２４ アドレスセレクタ ５，２５ メモリ ６，２６ 誤り検出・訂正回路 ７，２７ 書込み指示回路 ８ 訂正可能エラーアドレスレジスタ群 ９ 訂正可能エラーアドレス制御回路 １０ 特定周期発生回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 定期的にメモリのデータを読み出し、デ
   ータの誤りの有無を調べ、誤りがあれば訂正し、再度メ
   モリに書込むパトロール方式を採用した記憶装置におい
   て、 定期的なサイクルでメモリパトロール実行を指示するメ
   モリパトロール実行指示回路と、 メモリパトロール用にメモリパトロール実行指示回路に
   より指示されたサイクルにアドレスを＋１するメモリパ
   トロールアドレスレジスタと、 通常処理動作で使用するアドレスを格納する通常アドレ
   スレジスタと、 訂正可能エラーが発生したデータのアドレスを複数格納
   する事ができる訂正可能エラーアドレスレジスタ群と、 メモリから読み出したデータに訂正可能エラーの有無を
   検出し、訂正可能エラーが存在すれば訂正する訂正可能
   エラー検出・訂正回路と、 前記訂正可能エラー検出・訂正回路でエラーを検出する
   と、そのときの通常アドレスレジスタの内容を前記訂正
   可能エラーアドレスレジスタに入力する訂正可能エラー
   アドレス制御回路と、メモリパトロールがメモリの全ア
   ドレスにおいて実行される間に数回、特定周期信号を発
   生する特定周期発生回路と、 通常処理動作では通常アドレスレジスタのアドレス、メ
   モリパトロール実行時に、前記特定周期発生回路からの
   信号が”０”ならメモリパトロールアドレスレジスタの
   アドレス、前記特定周期発生回路からの信号が”１”な
   ら前記訂正可能エラーアドレス制御回路により訂正可能
   エラーアドレスレジスタ群から選択されたアドレスを選
   択するセレクタと、 通常処理動作中に検出した訂正可能エラーは訂正はされ
   るがメモリには書き込まれず、メモリパトロール中に検
   出した訂正可能エラーは訂正されメモリにも書き込む様
   指示する書き込み指示回路とを有することを特徴とする
   パトロール方式を採用した記憶装置。