JPH04332997A - 障害処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は障害処理システムに関し、特にリ
ードアドレスとしてデコードすべき入力パターンを与え
、このリードアドレスに対応して予め書込まれたデコー
ドデータパターンを読出すようにしてデコードを行うＲ
ＡＭデコーダの障害処理方式に関するものである。

【０００２】

【従来技術】従来、ＲＡＭから読出されたデコードデー
タパターンにエラーが検出された場合には、その旨を障
害処理部へ通知して障害処理用のマイクロプログラムを
起動し、これによりＲＡＭに再度デコードデータパター
ンを書込み、しかる後に再度データを読出すようになっ
ている。

【０００３】上述した従来の障害処理方式では、ソフト
ウェア的に処理するようになっているので、ＡＲＡＭデ
コーダからのデコードパターンの読出しリトライが完了
するまでに、非常に多くのマシンサイクルを必要とする
欠点がある。

【０００４】また、ＲＡＭの集積度が上がるに従って、
アドレス方向での未使用のデータ書込み領域が増大する
傾向にあるにもかかわらず、従来方式では、現実的な問
題として、将来的にも未使用部分が有効に利用されない
という欠点がある。

【０００５】

【発明の目的】本発明の目的は、ＲＡＭデータ内のデー
タエラーが発生した場合の障害処理を高速に行うと共に
ＲＡＭの有効活用できるようにした障害処理システムを
提供することである。

【０００６】

【発明の構成】本発明によれば、リードアドレスとして
デコードすべき入力データパターンを与え、このリード
アドレスに対応して予め書込まれたデコードパターンを
読出すようにしてデコードを行うＲＡＭデコーダの障害
処理システムであって、前記ＲＡＭのアドレス方向に記
憶領域を第１及び第２の領域に分割し、前記第１及び第
２の領域の対応する各アドレス部に同一のデコードデー
タを書込む手段と、前記第１の領域からの読出しデータ
のエラーチェックをなす手段と、このエラーチェックに
よりエラーが検出されたとき前記第２の領域からのデー
タを読出すよう制御する手段と、この読出されたデータ
を前記第１の領域の対応アドレス部分に再書込みする手
段とを有することを特徴とする障害処理システムが得ら
れる。

【０００７】

【実施例】以下に本発明の実施例を図面を参照しつつ詳
細に説明する。

【０００８】図１は本発明の実施例のシステムブロック
図である。図において、１０は、信号線３０，３５，５
０を介した制御信号により、ＲＡＭ１７へデコードパタ
ーンを書込む初期設定の実行と、信号線３６を介しての
レジスタ１４へのストローブの送出及び信号線３７を介
してのＲＡＭ１７のリードアドレスのレジスタ１４に対
するセットを実行する制御部である。

【０００９】尚、信号線３０〜３４はレジスタ１２〜１
５のスキャンパスであり、ＲＡＭ１７へのデコードパタ
ーンを書込む初期設定時に用いられる。１１は、制御部
１０からの信号“１”とアンドゲート１９の出力信号“
１”との論理和により、レジスタ１２に対して“１”を
セットするための論理和回路である。

【００１０】１２はＲＡＭ１７に対するライトイネーブ
ル信号を制御するレジスタであり、このレジスタ１２の
値が“１”のときＲＡＭ１７は書込み可となる。

【００１１】１３はＲＡＭ１７に対する書込みデータを
保持するレジスタであり、１４はＲＡＭ１７のライトア
ドレス及びリードアドレスの最上位ビットを除く下位２
ビットを保持するレジスタである。１５はＲＡＭ１７の
ライトアドレス及びリードアドレス最上位ビットを保持
するレジスタである。

【００１２】１６は、信号線４７の値が“１”の時は“
０”を、また信号線４８の値が“１”の時は“１”をそ
れぞれレジスタ１５にセットするためのセレクタである
。

【００１３】１７はＲＡＭであり、内部をアドレス方向
に２分割し、上位アドレスに対応するデータ書込み領域
をメイン、下位アドレスに対応するデータ書込み領域を
サブと呼ぶものとし、それぞれ同一の順番で同一のデコ
ードパターンが書込まれているＲＡＭデコーダである。

【００１４】１８はＲＡＭ１７より読出されたデコード
パターンのエラー検出を行うためのパリティチェック回
路であり、エラーを検出した場合信号線４６の値が“１
”となり、エラーが無かった場合、信号線４５の値が“
１”となる。

【００１５】１９は、レジスタ１５の値が“１”であり
かつレジスタ１２の値が“０”であり、更に信号線４５
を介してパリティチェック回路１８から出力される信号
が“１”である時、即ちＲＡＭ１７のサブから読出され
たデコードパターンにエラーが無かった時に、信号線４
７を介して信号“１”を出力するアンドゲートである。

【００１６】２０は、レジスタ１５が“０”でありかつ
レジスタ１２が“０”であり、更に信号線４６を介して
パリティチェック回路１８より出力される信号が“１”
の時、即ち、ＲＡＭ１７のメインから読出されたデコー
ドパターンからエラーが検出された場合、信号線４８を
介して信号“１”を出力するアンドゲートである。

【００１７】２１は、アンドゲート２０の出力が“１”
またはアンドゲート１９の出力が“１”の時、信号線４
９を介して信号“１”を出力するオアゲートである。

【００１８】５２はレジスタ１２に対して、ストローブ
信号“１”を常時送出する信号線であり、３６はレジス
タ１２のストローブ信号線である。また、３７はレジス
タ１４にセットすべきリードアドレスを送出するための
信号線、３８はレジスタ１２の値が“１”のとき信号“
１”をＲＡＭ１７のライトイネーブルとして送出する信
号線である。

【００１９】３９はレジスタ１３に保持しているＲＡＭ
１７へのライトデータを送出するための信号線であり、
４４はＲＡＭ１７からのデータ読出し線、４５はＲＡＭ
１７から読出されたデータが無かった旨を示す信号“１
”を、パリティチェック回路１８より送出するための信
号線であり、信号線４４を介してデータを演算部に送出
する際、このデータの有効信号にもなる。４０，４１，
４３はＲＡＭ１７のライト及びリードのアドレスを送出
するための信号線である。

【００２０】図２は図１中のＲＡＭ１７の内部構成を詳
細に記したものである。ＲＡＭ１７は全体で８ワード構
成となっており、メイン領域１７Ａ及びサブ領域１７Ｂ
の各々は４ワードずつの構成となっており、メイン領域
１７Ａの各ワードＡ，Ｂ，Ｃ，Ｄはそれぞれ異なるデコ
ードパターンが書込まれている状態を示している。サブ
領域１７Ｂの各ワードＡ′，Ｂ′，Ｃ′，Ｄ′もそれぞ
れ異なるデコードパターンが書込まれている状態を示し
ている。また両領域１７Ａ，１７Ｂの各ワードとの関係
は、Ａ＝Ａ′，Ｂ＝Ｂ′，Ｃ＝Ｃ′，Ｄ＝Ｄ′であり、
各ワードのアドレスは、０００　〜１１１　である。

【００２１】図３は本発明による実施例で示す動作説明
において、制御部１０からの制御により、ＲＡＭ１７か
らのリードアドレスをレジスタ１４にセットする時をマ
シンサイクルｔ０　とし、マシンサイクルｔ４　までの
各レジスタの値及びＲＡＭ１７のアドレス００１　での
データの様子を示したものである。

【００２２】以下、図１〜３を参照して実際の動作説明
について述べる。ここでは、ＲＡＭ１７にデコードパタ
ーンを書込む動作については、省略し、書込み終了後、
デコードパターンを読出す動作説明から始めるものとす
る。また、この時の各レジスタの初期値としては、レジ
スタ１５が“１”，レジスタ１４が“００”，レジスタ
１３がオール０（ビット数は任意），レジスタ１２が“
０”とし、信号線４４を介して出力されているデータに
エラーは無く、従って信号線４６の値は“０”とする。

【００２３】ｔ０　サイクルでは、制御部１０の制御に
より、レジスタ１４に対して信号線３６を介してストロ
ーブ信号“１”が、信号線３７を介しリードアドレス“
０１”がそれぞれ送出される。

【００２４】ｔ１サイクルでは、レジスタ１４より、Ｒ
ＡＭ１７からデコードパターンを読出すための最初のリ
ードアドレス“０１”が出力される。この時、レジスタ
１５は“０”であるため、ＲＡＭ１７に対するリードア
ドレスは００１となり、従ってメイン領域からデコード
パターンＢが読出される。

【００２５】ここで、パリティチェック回路１８により
エラーが検出され、信号線４６の値が“１”となり、ま
たこの時信号線４１及び５１の値も“１”であるため、
アンドゲート２０の出力は“１”となる。これにより、
セレクタ１６で“１”がセレクトされ、論理和ゲート２
１により信号線４９を介してレジスタ１５にストローブ
信号“１”が送出されると共に、制御部１０に、レジス
タ１４のストローブの抑止を指示する信号“１”が送出
される。

【００２６】ｔ２　サイクルでは、レジスタ１５から信
号“１”が出力され、またｔ０　サイクルにて、信号線
３６のストローブ信号は“０”に抑止されているため、
レジスタ１４の出力は“０１”である。従って、サブ領
域よりデコードパターンＢ′が読出される。これは、メ
イン領域のデコードパターンＢがエラーを起こす前の正
しいデコードパターンである。

【００２７】従って、パリティチェック回路１８から信
号線４５を介して出力される信号は“１”となり、また
レジスタ１５の値が“１”であるため信号線４１は“１
”、レジスタ１２が“０”であることより信号線５１の
値は“１”となり、アンドゲート１９の出力は“１”と
なる。

【００２８】この信号により、レジスタ１２を“１”に
セットし、セレクタ１６で“０”をセレクトし、レジス
タ１３にストローブ信号“１”を送出し、また、論理和
ゲート２１により信号線４９を介して、レジスタ１５の
ストローブ信号“１”及び信号線３６を介して制御部１
０より送出されるレジスタ１４のストローブ信号を“０
”に抑止するよう指示する信号“１”を制御部１０に送
出する。

【００２９】サブ領域から読出されたデコードパターン
Ｂ′は、パリティチェック回路１８から信号線４５を介
して出力される、デコードパターンＢ′にエラーが無い
旨を示す信号“１”と共に演算部に送出され、またレジ
スタ１３にも送出され、セットされる。

【００３０】ｔ３　サイクルでは、各レジスタの値は図
３の通りである。図３で示す各レジスタの値より、サブ
領域から読出されたデコードパターンＢ′は、メイン領
域のデコードパターンＢに上書きされる。またこの時、
制御部１０から、信号線３６，３７を介した制御信号に
より、新たなリードアドレス“１０”がレジスタ１４に
セットされる。

【００３１】ｔ４　サイクルでは、レジスタ１４から“
１０”が出力され、またレジスタ１５が“０”，レジス
タ１２が“０”であることより、アドレス０１０　から
の読出し、即ちメイン領域からデコードパターンＣの読
出し動作が始まる。

【００３２】

【発明の効果】以上説明したように本発明は、ＲＡＭデ
コーダのメイン領域から読出されたデコードパターンで
エラーが検出された場合、そのサブ領域から読出された
正しいデコードパターンを、メイン領域上のエラーを発
生したデコードパターンに上書きして訂正することによ
り、メイン領域で複数回エラーが発生しても、ハードウ
ェアの制御で求済でき、障害処理性能を大幅に高速化で
きる効果がある。

【００３３】更に、従来のＲＡＭ内のデータの２重化等
を実現する場合、ビット方向での２重化は、現実的にＲ
ＡＭの増設、即ちハードウェアの増加に結びつく可能性
が高く、実現困難であったが、ＲＡＭのアドレス方向へ
の集積度が高まり、ＲＡＭ内にアドレス方向の未使用領
域が増加する傾向にある昨今、未使用領域を有効に利用
することにより、容易に２重化が実現できる。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【図２】ＲＡＭデコーダ内の記憶パターン例を示す図で
ある。

【図３】本実施例の動作における各マシンサイクル時の
各レジスタ及びＲＡＭの状態を示す図である。

【符号の説明】

１０　　制御部 １２　　ライトイネーブルレジスタ １３　　ライトデータレジスタ １４　　ライトアドレスレジスタ１ １５　　ライトアドレスレジスタ０ １６　　セレクタ １７　　ＲＡＭデコーダ １８　　パリティチェック回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　リードアドレスとしてデコードすべき
   入力データパターンを与え、このリードアドレスに対応
   して予め書込まれたデコードパターンを読出すようにし
   てデコードを行うＲＡＭデコーダの障害処理システムで
   あって、前記ＲＡＭのアドレス方向に記憶領域を第１及
   び第２の領域に分割し、前記第１及び第２の領域の対応
   する各アドレス部に同一のデコードデータを書込む手段
   と、前記第１の領域からの読出しデータのエラーチェッ
   クをなす手段と、このエラーチェックによりエラーが検
   出されたとき前記第２の領域からのデータを読出すよう
   制御する手段と、この読出されたデータを前記第１の領
   域の対応アドレス部分に再書込みする手段とを有するこ
   とを特徴とする障害処理システム。