JPS5870500A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPS5870500A JPS5870500A JP56169251A JP16925181A JPS5870500A JP S5870500 A JPS5870500 A JP S5870500A JP 56169251 A JP56169251 A JP 56169251A JP 16925181 A JP16925181 A JP 16925181A JP S5870500 A JPS5870500 A JP S5870500A
- Authority
- JP
- Japan
- Prior art keywords
- circuit section
- read
- data
- row
- error correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は再生動作を必要とする半導体記憶回路に関する
ものである。
ものである。
近年コンピュータ及び計測器等へ再生動作が必要な半導
体記憶回路は多く用いられている。第１図に従来例の半
導体記憶回路のブロック図を示す。
体記憶回路は多く用いられている。第１図に従来例の半
導体記憶回路のブロック図を示す。
読出動作はアドレス信号（ＡＸ）をアドレスバッファ（
Ｘ）回路部１１に印加し、行選択回路部、１２を経由さ
せ、セルマトリックス１３０１行を選択し、残りアドレ
ス信号（ＡＹ）もＡＸと同様にアドレスバッファ（Ｙ）
回路部１４に印加し、列選択回路部１５を経由させ、セ
ルマトリックス部１３０列を選んで選ばれたセルの情報
をセンス増幅回路部１６を経由させ、入出力制御回路部
、１７を経由させて読出データ（ＤＯ）として取り出す
事により実行される。次に書込動作においては、セルフ
） ＩＪソックス選択は、読出動作と同様に行なわれる
が、第２図の読出書込タイミング図より明らかなように
書込指示信号（ＷＥ）及び書込データ（ＤＩ）が入力制
御回路部１７に印加され、センス増幅回路部１６を経由
してセルマトリックス１３に書込データが格納される事
により実行される。その他読出、書込動作には記憶回路
内部タイミング発生用に記憶回路活性化信号（ＣＤ）が
タイミング発生回路部１８に印加され、素子選択信号（
ＣＳ）が入出力制御回路部１７に印加される。
Ｘ）回路部１１に印加し、行選択回路部、１２を経由さ
せ、セルマトリックス１３０１行を選択し、残りアドレ
ス信号（ＡＹ）もＡＸと同様にアドレスバッファ（Ｙ）
回路部１４に印加し、列選択回路部１５を経由させ、セ
ルマトリックス部１３０列を選んで選ばれたセルの情報
をセンス増幅回路部１６を経由させ、入出力制御回路部
、１７を経由させて読出データ（ＤＯ）として取り出す
事により実行される。次に書込動作においては、セルフ
） ＩＪソックス選択は、読出動作と同様に行なわれる
が、第２図の読出書込タイミング図より明らかなように
書込指示信号（ＷＥ）及び書込データ（ＤＩ）が入力制
御回路部１７に印加され、センス増幅回路部１６を経由
してセルマトリックス１３に書込データが格納される事
により実行される。その他読出、書込動作には記憶回路
内部タイミング発生用に記憶回路活性化信号（ＣＤ）が
タイミング発生回路部１８に印加され、素子選択信号（
ＣＳ）が入出力制御回路部１７に印加される。
これにより明らかなように、セルマトリックス１３の情
報の誤りはそのまま出力データ（ＤＯ）として出力され
てしまう。かかる従来例の不都合な点を解決する方法と
して素子内部に誤り訂正回路を内蔵する半導体記憶回路
が提案されている。
報の誤りはそのまま出力データ（ＤＯ）として出力され
てしまう。かかる従来例の不都合な点を解決する方法と
して素子内部に誤り訂正回路を内蔵する半導体記憶回路
が提案されている。
これを第３図に示す。読出し動作は、アドレス信号（Ａ
Ｘ）をアドレスバッファ（Ｘ）回路部２１に印加し、行
選択回路部２２を経由させ、セルマトリックス２３の一
行を選択し、セルマトリックス２３により読出されたデ
ータはセンス増幅回路部２６、誤り訂正回路部３０、デ
ータバッファ回路部２９を経由し、アドレスバッファ（
Ｙ）回路部２４に印加された残りのアドレス（ＡＹ）に
より列選択回路部２５により、列データを選択し、入出
力制御回路部２７に転送し、訂正された正しいデータを
出力（Ｄｏ）として出力する事により実行される。次に
書込動作においてはセルマトリックスの行選択は読出時
と同様に行なわれるが、書込データ（ＤＩ ）は入出力
制御回路部２７を経由させ、センス増幅回路部２６より
出力されたデータでデータバッファ回路部２９を経由し
たデータと共にパリティ発生回路部２ｏによりパリティ
データを発生させ、センス増幅回路部２６を経由させ、
新規行データ群としてセルマトリックス、２３０選ばれ
た行に書込まれる。その他書込、読出動作時は記憶回路
内部タイミング発生用に記憶回路活性化信号（ｃＥ）が
タイミング発生回路部２８に印加され、素子選択信号（
Ｃ８）が入出力制御回路部２７に印加される。これより
明らかなようにセルマトリックス２３の情報の誤りは訂
正されて出力データ（ＤＯ）として出力される。かかる
半導体記憶回路は読出時に常に誤り訂正回路部３０にて
誤りの訂正を行なうため読出速度が遅くなるという欠点
を有している。
Ｘ）をアドレスバッファ（Ｘ）回路部２１に印加し、行
選択回路部２２を経由させ、セルマトリックス２３の一
行を選択し、セルマトリックス２３により読出されたデ
ータはセンス増幅回路部２６、誤り訂正回路部３０、デ
ータバッファ回路部２９を経由し、アドレスバッファ（
Ｙ）回路部２４に印加された残りのアドレス（ＡＹ）に
より列選択回路部２５により、列データを選択し、入出
力制御回路部２７に転送し、訂正された正しいデータを
出力（Ｄｏ）として出力する事により実行される。次に
書込動作においてはセルマトリックスの行選択は読出時
と同様に行なわれるが、書込データ（ＤＩ ）は入出力
制御回路部２７を経由させ、センス増幅回路部２６より
出力されたデータでデータバッファ回路部２９を経由し
たデータと共にパリティ発生回路部２ｏによりパリティ
データを発生させ、センス増幅回路部２６を経由させ、
新規行データ群としてセルマトリックス、２３０選ばれ
た行に書込まれる。その他書込、読出動作時は記憶回路
内部タイミング発生用に記憶回路活性化信号（ｃＥ）が
タイミング発生回路部２８に印加され、素子選択信号（
Ｃ８）が入出力制御回路部２７に印加される。これより
明らかなようにセルマトリックス２３の情報の誤りは訂
正されて出力データ（ＤＯ）として出力される。かかる
半導体記憶回路は読出時に常に誤り訂正回路部３０にて
誤りの訂正を行なうため読出速度が遅くなるという欠点
を有している。
本発明はかかる従来の欠点を除去する半導体記憶回路に
関するものである。
関するものである。
本発明によれば内部メモリセルが複数の行と複数の列の
マトリックスに配され、データの再生動作を必要とする
半導体記憶回路において、上記各行に所定数の付加ビッ
トセルを設け、書込時において選択された行における上
記複数の列のメモリセルからの情報を読出し、選択され
た列のメモリに書込んだ情報と上記選択された行におけ
る他のメモリセルの情報とにより誤りコードを発生させ
上記誤りコードを上記選択された行に位置する付加のビ
ットに書込むようにし、読取時には誤り訂正動作を禁止
し、データ再生動作時のみ選択された行のメモリセルの
誤り訂正及びデータ再生動作を行なう事を特徴としかつ
信頼性が高く読出速度の遅れがない半導体記憶回路が得
られる。
マトリックスに配され、データの再生動作を必要とする
半導体記憶回路において、上記各行に所定数の付加ビッ
トセルを設け、書込時において選択された行における上
記複数の列のメモリセルからの情報を読出し、選択され
た列のメモリに書込んだ情報と上記選択された行におけ
る他のメモリセルの情報とにより誤りコードを発生させ
上記誤りコードを上記選択された行に位置する付加のビ
ットに書込むようにし、読取時には誤り訂正動作を禁止
し、データ再生動作時のみ選択された行のメモリセルの
誤り訂正及びデータ再生動作を行なう事を特徴としかつ
信頼性が高く読出速度の遅れがない半導体記憶回路が得
られる。
５ −
回路部１２３．タイミング発生回路部１２８．パリティ
発生回路部１２ｏ、センス増幅回路部１２６゜誤り訂正
回路部１３０．データバッファ回路部、１２９、列選択
回路部１２５、入出力制御回路部１２７、及び再生動作
検出回路部１００より構成される。
発生回路部１２ｏ、センス増幅回路部１２６゜誤り訂正
回路部１３０．データバッファ回路部、１２９、列選択
回路部１２５、入出力制御回路部１２７、及び再生動作
検出回路部１００より構成される。
書込動作は、アドレスバッファ（Ｘ）回路部１２１にア
ドレス（ＡＸ）を印加し、行選択回路部１２２を経由し
セルマトリックス１２３０１行を選択し、入出力制御回
路部１２７に書込データ（ＤＩ）、書込信号（ｗＥ）及
び素子制御信号（Ｃ８）を印加する事により、パリティ
信号発生回路部１２０に、データバッファ１２９を経由
した行データと書込データより発生させたパリティビッ
トを書込データ（ＤＩ）とともに上記選択されたセルマ
トリックスの行に書込む事により実行される。読出動作
は第５図の動作タイミング図より明らかなように書込動
作と類似ではあるが再生動作指示信号（Ｒ８）が活性化
されず、再生動作検出回路部１００が再生指示状態でな
いため選ばれ−６〜 た行のデータの誤り訂正は行なわれず、セルマトリック
ス１２３より読出されたデータはセンス増幅回路部１２
６、データバッファ回路部１２９を経由し、アドレス（
ＡＹ）が印加される列選択回路部１２５により選ばれた
列データを入出力制御回路部１２７を経由して出力デー
タ（ＤＯ）として取り出す事により実行される。その他
読出書込動作には内部タイミング発生用に記憶回路活性
化信号（ＣＥ）がタイミング発生回路部１２８に印加さ
れる。
ドレス（ＡＸ）を印加し、行選択回路部１２２を経由し
セルマトリックス１２３０１行を選択し、入出力制御回
路部１２７に書込データ（ＤＩ）、書込信号（ｗＥ）及
び素子制御信号（Ｃ８）を印加する事により、パリティ
信号発生回路部１２０に、データバッファ１２９を経由
した行データと書込データより発生させたパリティビッ
トを書込データ（ＤＩ）とともに上記選択されたセルマ
トリックスの行に書込む事により実行される。読出動作
は第５図の動作タイミング図より明らかなように書込動
作と類似ではあるが再生動作指示信号（Ｒ８）が活性化
されず、再生動作検出回路部１００が再生指示状態でな
いため選ばれ−６〜 た行のデータの誤り訂正は行なわれず、セルマトリック
ス１２３より読出されたデータはセンス増幅回路部１２
６、データバッファ回路部１２９を経由し、アドレス（
ＡＹ）が印加される列選択回路部１２５により選ばれた
列データを入出力制御回路部１２７を経由して出力デー
タ（ＤＯ）として取り出す事により実行される。その他
読出書込動作には内部タイミング発生用に記憶回路活性
化信号（ＣＥ）がタイミング発生回路部１２８に印加さ
れる。
ここで明らかなように読出時は誤り訂正回路部１３０を
活性化しないため読出速度が遅れるという欠点は除去で
きる。次に再生動作は読出動作と類似であるが、再生動
作指示信号（Ｒ８）が再生動作検出回路部１００に印加
される事により、再生動作検出回路部１００が活性化さ
れ、外部より印加されるアドレス信号（ＡＸ）により選
ばれたセルマトリックスの１行はセンス増幅回路部１２
６を経由し、再生動作検出回路部が活性化される事によ
り誤り訂正回路部１３０を活性化し、訂正さし、センス
増幅回路部１２６を経出し、セルマトリックス１２３に
再書込みされる事により実行される。
活性化しないため読出速度が遅れるという欠点は除去で
きる。次に再生動作は読出動作と類似であるが、再生動
作指示信号（Ｒ８）が再生動作検出回路部１００に印加
される事により、再生動作検出回路部１００が活性化さ
れ、外部より印加されるアドレス信号（ＡＸ）により選
ばれたセルマトリックスの１行はセンス増幅回路部１２
６を経由し、再生動作検出回路部が活性化される事によ
り誤り訂正回路部１３０を活性化し、訂正さし、センス
増幅回路部１２６を経出し、セルマトリックス１２３に
再書込みされる事により実行される。
本再生動作時は再生動作を必要とする半導体記憶回路に
おいては、読出、書込不能の時間であるのでこの時間を
利用してセルマトリックスの誤りの有無をチェックする
事は動作速度を犠牲にする事なく信頼性の大幅な向上に
つながり、信頼性の高い高速の半導体記憶回路が得られ
る。
おいては、読出、書込不能の時間であるのでこの時間を
利用してセルマトリックスの誤りの有無をチェックする
事は動作速度を犠牲にする事なく信頼性の大幅な向上に
つながり、信頼性の高い高速の半導体記憶回路が得られ
る。
本発明は上記の如〈従来の記憶回路の信頼性を高めかつ
速度の不利を緩和した半導体記憶回路を与えるものであ
り、添付の請求範囲に規定される本発明の範囲を逸脱す
る事なく種々の変更が可能である事は１叫白である。
速度の不利を緩和した半導体記憶回路を与えるものであ
り、添付の請求範囲に規定される本発明の範囲を逸脱す
る事なく種々の変更が可能である事は１叫白である。
第１図は従来例の半導体記憶回路、第２図は従来例の読
出書込タイミング図、第３図は誤り訂正機能付半導体記
憶回路の従来例、第４図は本発明の一実施例、第５図は
本発明の動作タイミング図である。 １１ニアドレスバツフア、１２：行選択回路、１３：セ
ルマトリックス ９− ＡＹ 第 １ 図 Ａ工 第３図 １０′０ 第４図
出書込タイミング図、第３図は誤り訂正機能付半導体記
憶回路の従来例、第４図は本発明の一実施例、第５図は
本発明の動作タイミング図である。 １１ニアドレスバツフア、１２：行選択回路、１３：セ
ルマトリックス ９− ＡＹ 第 １ 図 Ａ工 第３図 １０′０ 第４図
Claims (1)
- メモリセルが複数の行と複数の列のマトリックスに配さ
れ、データの再生動作を必要とする半導体記憶回路にお
いて、上記各行に所定数の付加ピ、トセルを設ゆ、書込
時において選択された行における上記複数の列のメモリ
セルからの情報を読出し、選択された列のメモリに書込
んだ情報と上記選択された行における他のメモリセルの
情報とにより誤りコードを発生させ、上記誤りコードを
上記選択された行に位置する付加ピットに書込むように
し、読取時には誤り訂正動作を禁止し、データ再生動作
時のみ選択された行のメモリセルの誤り訂正及びデータ
再生動作を行なうようにした事を特徴とする半導体記憶
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169251A JPS5870500A (ja) | 1981-10-21 | 1981-10-21 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169251A JPS5870500A (ja) | 1981-10-21 | 1981-10-21 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870500A true JPS5870500A (ja) | 1983-04-26 |
| JPS6226120B2 JPS6226120B2 (ja) | 1987-06-06 |
Family
ID=15883042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169251A Granted JPS5870500A (ja) | 1981-10-21 | 1981-10-21 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870500A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128298A (ja) * | 1987-11-12 | 1989-05-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02257498A (ja) * | 1988-12-27 | 1990-10-18 | Nec Corp | 集積回路 |
| JPH07169297A (ja) * | 1994-11-18 | 1995-07-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1981
- 1981-10-21 JP JP56169251A patent/JPS5870500A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128298A (ja) * | 1987-11-12 | 1989-05-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02257498A (ja) * | 1988-12-27 | 1990-10-18 | Nec Corp | 集積回路 |
| JPH07169297A (ja) * | 1994-11-18 | 1995-07-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226120B2 (ja) | 1987-06-06 |
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