JPS6365547A - メモリ内蔵集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ内蔵集積回路に関し、特に重要な情報あ
るいは長期保存の必要な情報の記録における信頼性の向
上を図ったメモリ内蔵集積回路に関する。

〔従来の技術〕

従来、情報を記録する手段としてはバイポーラトランジ
スタ、あるいは絶縁ゲート型トランジスタ等の半導体素
子で構成された記憶回路が広く使用されており、その種
類も種々提案され、例えば読み出し書き込み可能メモリ
ＲＡＭ、読み出し専用メモリＲＯＭ、プログラマブル読
み出し専用メモリＥＰＲＯＭ等がある。

最近では、電気的手段もしくは光学的手段によって、書
き込まれた情報を消去し新たな情報の書き込みが出来る
書替え可能なメモリが実用化されつつある。かかるメモ
リは小型、軽量等の利点の故にさまざまな分野で広範囲
にわたって利用されている。例えば、不揮発性メモリは
電源が断となっても記憶情報が破壊されないため、マイ
クロプロセッサのプログラムメモリ、パラメータフラッ
グ、ＩＣカード等の重要な要素として使用されている。

〔発明が解決しようとする問題点〕

しかしながら上述した従来のメモリの信頼性が１００％
となることは期し難い。すなわち、半導体素子自体に欠
陥があって情報が消滅したり、あるいは読出しの場合誤
った情報が読み出されることもある。また、消去および
書込みが可能な不揮発性メモリでは、消去および書込み
回路が増すにつれ不規則的な情報の保持不良が発生し問
題視されているといったさまざまな欠点がある。

本発明の目的は上述した欠点を除去し、同一情報を２つ
の番地に記憶させて読出すという手段を備えることによ
り、メモリの信頼性を大幅に向上せしめたメモリ内蔵集
積回路を提供することにある。

〔問題点を解決するための手段〕

本発明のメモリ集積回路は、同一情報を２つの番地に記
憶するとともにこの記憶された情報から生成したパリテ
イビットを前記２つの番地に記憶した情報に付加して記
憶する手段と、前記２つの番地のうち一方の番地に記憶
した情報を前記パリティビットとともに読出しパリティ
チェックする手段と、前記パリティチェックの結果と記
憶した状態と異るときは他方の番地に記憶した情報に切
替える手段とを備えて構成される。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は本発明の第１の実施例を示すブロック図である
。第１図の実施例は、不揮発性メモリ回路ｌ、アドレス
デコーダ２．読出し／書込み回路３、読出し／書込みバ
ッファ４．パリティチェッカ／ジェネレータ５．アンド
回路６を備えて構成される。

第２図は第１図の実施例の基本的動作を説明するための
タイムチャートである。以下に第２図を参照しながら第
１図の実施例につき説明する。

第１図の実施例の基本的動作としては、アドレスデコー
ダ゛２で指定された不揮発性メモリ回路１の内容が読出
し／書込み回路３によって読出され、また逆に読出し／
書込みバッファ４の内容が読出し、／書込み回路３を介
してアドレスデコーダ２で指定される不揮発性メモリ回
路１のアドレスに書込まれる。

読出し／書込みバッファ４は、外部データバスとデータ
を授受し合うためのものでデータを一時的に蓄える働き
をする。読出し／書込み回路３は、書込み回路、読出し
用センスアップ等を含み、本実施例では９ビット単位の
読出しと１８ビツトの書込みを行なうことができる。読
出しは９ビット単位で行なわれ、時分割形式で２回連続
して読出され、このような時分割読出しを行なうための
信号がアドレス制御信号１０である。

パリティチェッカー／ジェネレータ５は、８ビツト入力
に対してはパリティジェネレータとして動作し、９ビツ
ト入力に対してはパリティチェッカーとして動作する。

書込みは次のように動作する。

書込みは前述のように１８ビット同時に書込まれるが、
アドレスは不揮発性メモリ回路１の２つの番地を利用し
、それぞれの番地に同一の情報を書込む。このような書
込み制御は、害込み制御信号１２で行なわれる。

外部データバスから読出し／書込みバッファ４に取囲ま
れる８ビツトのデータはそのまま書込みデータとなると
ともに、パリティチェッカー／ジェネレータ５を介して
得られたパリティも同時につのアドレスに書込まれる。

読出しは次のように動作する。

アドレスデコーダ２で指定された不揮発性メモリ回路１
の内容は９ビット単位で読出され、この読出された信号
はパリティチェッカー／ジェネレータ５によってパリテ
ィチェックを受ける。その結果、読出された信号の内容
が正しければパリティチェッカー／ジェネレータ５から
アンド回路６にハイレベルの信号が出力されて読出し制
御信号１１は能動となり、読出し／書込みバッファ４に
８ビツトのデータのみが書込まれる。その後、同じデー
タを書込んだ他のアドレスが選択され上記と同じ処理が
行なわれる。

このようにアドレスを制御するアドレス制御信号を第１
図および第２図の記号１０で示す。この場合、もし一方
のアドレスの内容のパリティチェックの結果が正しくな
ければそのデータは読出し／書込みバッファ４には書込
まれない。このように同一データを２つのアドレスに書
込むことにより、一方に誤りがあったとしても他方のデ
ータを使用することにより、不揮発性メモリ回路１の信
頼性を大幅に向上させることができる。

第２図は、上述した２つのアドレスに書込んだ情報の読
出しの基本的動作を説明するもの、で、アドレス制御信
号１０によって、不揮発性メモリ回路１の２つのアドレ
スにある同一の読出し情報（１）、（２１が読出し制御
信号１１の能動状態のとき、すなわちパリティチェック
の結果が正しいとき外部データバスに読出される内容を
示す。

第３図は本発明の第２の実施例を示すブロック図である
。第３図に示す第２の実施例に示す以外の部分は第１図
と同様であるので、これら同じ内容についての説明は省
略する。

第１図に示す第１の実施例では不揮発性メモリ回路１の
２つのアドレスに１８と・ントを書込む場合について述
べたが、この１８ビツトは１７ビ・ントですますことも
可能である。

すなわち、パリティ発生結果は１ビツトのみで済ますこ
とが出来るので、これを読出す場合は共通に使用するこ
とができる。この場合、８ビ・ントのデータ部に誤りが
ある場合は前記と同様な動作で問題ないが、パリティビ
ットに不良が発生した場合２つのアドレスの内容共、バ
リティ不良となるこのも考えられる。しかしながら、最
初のアドレスで不良となった場合、次のアドレスの内容
を良品とみなすことによりこの問題は容易に救済可能で
ある。なお、データ長は第１および第２の実施例とも８
ビツトで考えたが、これは勿論４ビツトでも１６ビツト
でも同様な効果が得られることは明らかである。

〔発明の効果〕

以上説明したように本発明によれば、同一情報を２つの
番地に記憶させて読出すことにより、著しく信頼性を改
善しうるメモリ内臓集積回路が実現できるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図の実施例の基本的動作を説明するためのタイ
ムチャート、第３図は本発明の第２の実施例を示すブロ
ック図である。 １・・・・・・不揮発性メモリ回路、２・・・・・・ア
ドレスデコーダ１．３・・・・・・読出し／書込み回路
、４・・・・・・読出し／′書込みバッファ、５・・・
・・・パリティチェッカー７／ジエネレータ、６・・・
・・・アンド回路、１０・・・・・・アドレス制御信号
、１１・・・・・・読出し制御信号、１２３第２　　　
　　ブ　　　　　■り （／　Ｊ　（２）−・・液比り、Ｊ漬轍東　２　ゴ

Claims (1)

【特許請求の範囲】
1. 同一情報を２つの番地に記憶するとともにこの記憶され
   た情報から生成したパリテイビットを前記２つの番地に
   記憶した情報に付加して記憶する手段と、前記２つの番
   地のうち一方の番地に記憶した情報を前記パリティビッ
   トとともに読出しパリテイチェックする手段と、前記パ
   リテイチェックの結果と記憶した状態と異るときは他方
   の番地に記憶した情報に切替える手段とを有することを
   特徴とするメモリ内蔵集積回路。