JPH04141794A - Ｉｃカード - Google Patents
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- JPH04141794A JPH04141794A JP2263869A JP26386990A JPH04141794A JP H04141794 A JPH04141794 A JP H04141794A JP 2263869 A JP2263869 A JP 2263869A JP 26386990 A JP26386990 A JP 26386990A JP H04141794 A JPH04141794 A JP H04141794A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- 230000015654 memory Effects 0.000 claims abstract description 34
- 230000003068 static effect Effects 0.000 abstract description 32
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
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- G—PHYSICS
- G07—CHECKING-DEVICES
- G07F—COIN-FREED OR LIKE APPARATUS
- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
- G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
- G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
- G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
- G06Q20/341—Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
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- G—PHYSICS
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- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＩＣカードに係り、特に主要データ格納用
の半導体メモリとは別にカードの物理的情報及び内蔵デ
ータのフォーマット情報等を記憶する半導体メモリを備
えたＩＣカードに関する。
の半導体メモリとは別にカードの物理的情報及び内蔵デ
ータのフォーマット情報等を記憶する半導体メモリを備
えたＩＣカードに関する。
第４図に従来のこの種のＩＣカードを示す、ＩＣカード
は、主要データの格納領域となる２５６キロビツトのス
タティックＲＡ Ｍ （１）と、メモリの種類・容量や
アクセスタイム等のＩＣカードの物理的情報及び内蔵デ
ータのフォーマット情報等を記憶するための６４キロビ
ツトのＥ Ｅ Ｐ ＲＯＭ （２）とを有している。こ
れらスタティックＲＡ Ｍ （１）及びＥＥＰＲＯＭ＜
２＞に、モード制御回路（３）が接続されている。また
、アドレスバス（５）のうちアドレス信号線＾。〜＾１
．の全てがスタティックＲＡＭ（１）に接続され、一部
のアドレス信号線＾。〜＾Ｉ２がＥ Ｅ Ｐ ＲＯＭ
（２）に接続されている。さらに、８ビットのデータ信
号線り。〜Ｄ７からなるデータバス（７）がスタティッ
クＲＡ Ｍ （１）及びＥ Ｅ Ｐ ＲＯＭ （２）に
それぞれ接続されている。
は、主要データの格納領域となる２５６キロビツトのス
タティックＲＡ Ｍ （１）と、メモリの種類・容量や
アクセスタイム等のＩＣカードの物理的情報及び内蔵デ
ータのフォーマット情報等を記憶するための６４キロビ
ツトのＥ Ｅ Ｐ ＲＯＭ （２）とを有している。こ
れらスタティックＲＡ Ｍ （１）及びＥＥＰＲＯＭ＜
２＞に、モード制御回路（３）が接続されている。また
、アドレスバス（５）のうちアドレス信号線＾。〜＾１
．の全てがスタティックＲＡＭ（１）に接続され、一部
のアドレス信号線＾。〜＾Ｉ２がＥ Ｅ Ｐ ＲＯＭ
（２）に接続されている。さらに、８ビットのデータ信
号線り。〜Ｄ７からなるデータバス（７）がスタティッ
クＲＡ Ｍ （１）及びＥ Ｅ Ｐ ＲＯＭ （２）に
それぞれ接続されている。
モード制御回路（３）には、カードイネーブル信号ＣＥ
とメモリ選択信号ＲＥＧとが入力され、カードイネーブ
ル信号ＣＥが“Ｌ”レベルでメモリ選択信号ＲＥｆｌ、
が″Ｈ″レベルのときにはスタティックＲＡＭ（１）に
“Ｌ″レベルチップイネーブル信号Ｓ１を出力し、カー
ドイネーブル信号ＣＥ及びメモリ選択信号ＲＥＧが共に
″Ｌ″レベルのときにはＥＥＰＲＯＭ（２）に“Ｌ”レ
ベルのチップイネーブル信号Ｓ２を出力する。
とメモリ選択信号ＲＥＧとが入力され、カードイネーブ
ル信号ＣＥが“Ｌ”レベルでメモリ選択信号ＲＥｆｌ、
が″Ｈ″レベルのときにはスタティックＲＡＭ（１）に
“Ｌ″レベルチップイネーブル信号Ｓ１を出力し、カー
ドイネーブル信号ＣＥ及びメモリ選択信号ＲＥＧが共に
″Ｌ″レベルのときにはＥＥＰＲＯＭ（２）に“Ｌ”レ
ベルのチップイネーブル信号Ｓ２を出力する。
次に、このＩＣカードの動作について説明する。
スタティックＲＡ Ｍ （１）を使用する場合には、図
示しない端末機はカードイネーブル信号ＣＥを“Ｌ”レ
ベルにすると共にメモリ選択信号ＲＥＧをＨ”レベルに
する。これにより、モード制御回路（３）からスタティ
ックＲＡ Ｍ （１）に“Ｌ”レベルのチップイネーブ
ル信号Ｓ１が出力され、スタティックＲＡＭ（１）は動
作可能状態となる。この状態で、アドレス信号線へ。〜
＾、４により所定のアドレスを指定し、読み出し制御信
号ＯＥを“Ｌ”レベル、書き込み制御信号１ｌｌＥを“
Ｈ”レベルにすると、スタテイ・ツクＲＡ Ｍ （１）
の指定されたアドレスのデータがデータバス（７）に現
れる。逆に、読み出し制御信号ＯＥを“Ｈ”レベル、書
き込み制御信号−Ｅを“Ｌ”レベルにすると、データバ
ス（７）上のデータがスタテイ、ツクＲＡ Ｍ （１）
の指定されたアドレスに書き込まれる。尚、スタティッ
クＲＡ Ｍ （１）内のデータは電源が切れると消滅す
る。
示しない端末機はカードイネーブル信号ＣＥを“Ｌ”レ
ベルにすると共にメモリ選択信号ＲＥＧをＨ”レベルに
する。これにより、モード制御回路（３）からスタティ
ックＲＡ Ｍ （１）に“Ｌ”レベルのチップイネーブ
ル信号Ｓ１が出力され、スタティックＲＡＭ（１）は動
作可能状態となる。この状態で、アドレス信号線へ。〜
＾、４により所定のアドレスを指定し、読み出し制御信
号ＯＥを“Ｌ”レベル、書き込み制御信号１ｌｌＥを“
Ｈ”レベルにすると、スタテイ・ツクＲＡ Ｍ （１）
の指定されたアドレスのデータがデータバス（７）に現
れる。逆に、読み出し制御信号ＯＥを“Ｈ”レベル、書
き込み制御信号−Ｅを“Ｌ”レベルにすると、データバ
ス（７）上のデータがスタテイ、ツクＲＡ Ｍ （１）
の指定されたアドレスに書き込まれる。尚、スタティッ
クＲＡ Ｍ （１）内のデータは電源が切れると消滅す
る。
一方、Ｅ Ｅ Ｐ ＲＯＭ （２）を使用する場合には
、カードイネーブル信号ＣＥ及びメモリ選択信号ＲＦＣ
を共に“Ｌ”レベルにする。これにより、モード制御口
ｉ？！ （３）からＥ Ｅ Ｐ ＲＯＭ （２）に゛″
Ｌ−′Ｌ−′ルベルイネーブル信号Ｓ２が出力され、Ｅ
Ｅ Ｉ” ）マＣ１ｌ Ｍ （２）は動作可能状態と
なる。データの読み出し及び書き込みの動作は上述した
スタティックＲＡ Ｍ （］）の場合と同様にして行わ
れる。尚、ＥＥＰＲＯＭ（２）内のデータは電源が切れ
ても消滅しない。
、カードイネーブル信号ＣＥ及びメモリ選択信号ＲＦＣ
を共に“Ｌ”レベルにする。これにより、モード制御口
ｉ？！ （３）からＥ Ｅ Ｐ ＲＯＭ （２）に゛″
Ｌ−′Ｌ−′ルベルイネーブル信号Ｓ２が出力され、Ｅ
Ｅ Ｉ” ）マＣ１ｌ Ｍ （２）は動作可能状態と
なる。データの読み出し及び書き込みの動作は上述した
スタティックＲＡ Ｍ （］）の場合と同様にして行わ
れる。尚、ＥＥＰＲＯＭ（２）内のデータは電源が切れ
ても消滅しない。
さらに、スタティックＲＡＭ（＋、）及びＥＥＰＲＯＭ
（２）の双方共使用しない場合には、モート制御回路
（３）に入力されるカードイオ・−フル信号ＣＥを“Ｈ
”レベルとする。この場合、メモリ選択信号ＲＥＧのレ
ベルに拘わらずチップイネーブル信号Ｓ１及びＳ２は“
Ｈ”レベルとなってスタティックＲＡＭ（１）及びＥ
Ｅ Ｐ ＲＯＭ （２）が共に非動作状態となる。
（２）の双方共使用しない場合には、モート制御回路
（３）に入力されるカードイオ・−フル信号ＣＥを“Ｈ
”レベルとする。この場合、メモリ選択信号ＲＥＧのレ
ベルに拘わらずチップイネーブル信号Ｓ１及びＳ２は“
Ｈ”レベルとなってスタティックＲＡＭ（１）及びＥ
Ｅ Ｐ ＲＯＭ （２）が共に非動作状態となる。
しかしながら、このような従来のＩＣカードでは、上述
のようにして図示しない端末機により容易にＥ Ｅ Ｐ
ＲＯＭ （２）のアクセスを行うことが可能となる。
のようにして図示しない端末機により容易にＥ Ｅ Ｐ
ＲＯＭ （２）のアクセスを行うことが可能となる。
このため、ＥＥＰＲＯＭ（２）内に格納されているカー
ドの物理的情報が書き換えられる恐れがあるという問題
点を有していた。
ドの物理的情報が書き換えられる恐れがあるという問題
点を有していた。
この発明はこのような問題点を解消するためになされた
もので、カード内に格納されている物理的情報が端末機
側から容易に書き換えられることのないＩＣカードを提
供することを目的とする。
もので、カード内に格納されている物理的情報が端末機
側から容易に書き換えられることのないＩＣカードを提
供することを目的とする。
この発明に係るＩＣカードは、主要データを格納するた
めの第１の半導体メモリと、カードの物理的情報を格納
するための第２の半導体メモリと、第１及び第２の半導
体メモリのいずれかを選択して動作可能状態とする制御
回路と、第１及び第２の半導体メモリにそれぞれ接続さ
れたアドレスバスと、第１及び第２の半導体メモリにそ
れぞれ接続されたデータバスと、第２の半導体メモリの
書き込み制御信号を第２の半導体メモリをアクセスする
ために必要なアドレス信号の一部を用いてデコードした
後これを第２の半導体メモリに出力するデコーダとを備
えたものである。
めの第１の半導体メモリと、カードの物理的情報を格納
するための第２の半導体メモリと、第１及び第２の半導
体メモリのいずれかを選択して動作可能状態とする制御
回路と、第１及び第２の半導体メモリにそれぞれ接続さ
れたアドレスバスと、第１及び第２の半導体メモリにそ
れぞれ接続されたデータバスと、第２の半導体メモリの
書き込み制御信号を第２の半導体メモリをアクセスする
ために必要なアドレス信号の一部を用いてデコードした
後これを第２の半導体メモリに出力するデコーダとを備
えたものである。
この発明においては、デコーダが第２の半導体メモリの
書き込み制御信号をその第２の半導体メモリをアクセス
するために必要なアドレス信号の一部を用いてデコード
し、これにより第２の半導体メモリの一部の領域を書き
込み不可能な領域とする６ 〔実施例〕 以下、この発明の実施例を添付図面に基づいて説明する
。
書き込み制御信号をその第２の半導体メモリをアクセス
するために必要なアドレス信号の一部を用いてデコード
し、これにより第２の半導体メモリの一部の領域を書き
込み不可能な領域とする６ 〔実施例〕 以下、この発明の実施例を添付図面に基づいて説明する
。
第１図はこの発明の一実施例に俤るＩＣカードを示すブ
ロック図である。このＩＣカードは、主要データの格納
領域となる２５６キロビツトのスタティックＲＡ Ｍ
（１）と、メモリの種類・容量やアクセスタイム等のＩ
Ｃカードの物理的情報及び内蔵データのフォーマット情
報等を記憶するための６４キロビツトのＥ Ｅ Ｐ Ｒ
ＯＭ （２）とを有している。
ロック図である。このＩＣカードは、主要データの格納
領域となる２５６キロビツトのスタティックＲＡ Ｍ
（１）と、メモリの種類・容量やアクセスタイム等のＩ
Ｃカードの物理的情報及び内蔵データのフォーマット情
報等を記憶するための６４キロビツトのＥ Ｅ Ｐ Ｒ
ＯＭ （２）とを有している。
これらスタティックＲＡ Ｍ （１）及びＥＥＰＲＯＭ
（２）に、制御回路を形成するモード制御回路（３）が
接続されている。また、アドレスバス（５）のうちアド
レス信号線＾。〜＾１４の全てがスタティックＲＡ Ｍ
（１）に接続され、一部のアドレス信号線＾。〜＾１
２がＥ Ｅ Ｐ ＲＯＭ （２）に接続されている。さ
らに、８ビツトのデータ信号＆ｉＤｏ〜Ｄ７からなるデ
ータバス（７）がスタティックＲＡ Ｍ （１）及びＥ
ＥＰＲＯＭ〈２）にそれぞれ接続されている。
（２）に、制御回路を形成するモード制御回路（３）が
接続されている。また、アドレスバス（５）のうちアド
レス信号線＾。〜＾１４の全てがスタティックＲＡ Ｍ
（１）に接続され、一部のアドレス信号線＾。〜＾１
２がＥ Ｅ Ｐ ＲＯＭ （２）に接続されている。さ
らに、８ビツトのデータ信号＆ｉＤｏ〜Ｄ７からなるデ
ータバス（７）がスタティックＲＡ Ｍ （１）及びＥ
ＥＰＲＯＭ〈２）にそれぞれ接続されている。
モード制御回路（３）は、カードイネーブル信号ＣＥと
メモリ選択信号ＲＥＧとを入力し、カードイネーブル信
号ＣＥが“′Ｌ”レベルで且つメモリ選択信号ＲＥＧが
゛Ｈ″レベルのときにはスタティックＲＡＭ（１）に“
′Ｌルベルのチップイネーブル信号Ｓ、を出力し、カー
ドイネーブル信号ＣＥ及びメモリ選択信号ＲＥＧが共に
“Ｌ”レベルのときにはＥＥＦＲＯＭ（２）に“Ｌ”レ
ベルのチップイネーブル信号Ｓ２を出力する。
メモリ選択信号ＲＥＧとを入力し、カードイネーブル信
号ＣＥが“′Ｌ”レベルで且つメモリ選択信号ＲＥＧが
゛Ｈ″レベルのときにはスタティックＲＡＭ（１）に“
′Ｌルベルのチップイネーブル信号Ｓ、を出力し、カー
ドイネーブル信号ＣＥ及びメモリ選択信号ＲＥＧが共に
“Ｌ”レベルのときにはＥＥＦＲＯＭ（２）に“Ｌ”レ
ベルのチップイネーブル信号Ｓ２を出力する。
ＥＥＰＲＯＭ（２）の書き込み制御入力端子（２ａ）に
はデコーダ（４）が接続されている。このデコーダ（４
）には、書き込み制御信号ｌ１ｌＥが入力されると共に
Ｅ Ｅ Ｐ ＲＯＭ （２）をアクセスするためのアド
レス信号線＾。〜＾１２のうち二本の信号線＾１１及び
＾１２が接続されている。デコーダ（４）は、アドレス
信号線＾１１及び＾、２のレベルに応じて書き込み制御
信号１１ｉＥをデコードし、第２図に示すような新たな
書き込み制御信号−ＥＤをＥ Ｅ Ｐ ＲＯＭ （２）
に出力する。すなわち、信号線＾１１及び＾、２が共に
“Ｌ”レベルとなったときに“Ｌ”レベルの書き込み制
御信号ＭＥを“Ｈ”レベルの書き込み制御信号−ＥＤに
デコードすることによりＥ Ｅ Ｐ ＲＯＭ （２）へ
の書き込みを禁止している。
はデコーダ（４）が接続されている。このデコーダ（４
）には、書き込み制御信号ｌ１ｌＥが入力されると共に
Ｅ Ｅ Ｐ ＲＯＭ （２）をアクセスするためのアド
レス信号線＾。〜＾１２のうち二本の信号線＾１１及び
＾１２が接続されている。デコーダ（４）は、アドレス
信号線＾１１及び＾、２のレベルに応じて書き込み制御
信号１１ｉＥをデコードし、第２図に示すような新たな
書き込み制御信号−ＥＤをＥ Ｅ Ｐ ＲＯＭ （２）
に出力する。すなわち、信号線＾１１及び＾、２が共に
“Ｌ”レベルとなったときに“Ｌ”レベルの書き込み制
御信号ＭＥを“Ｈ”レベルの書き込み制御信号−ＥＤに
デコードすることによりＥ Ｅ Ｐ ＲＯＭ （２）へ
の書き込みを禁止している。
また、スタティックＲＡ Ｍ （１）の書き込み制御入
力端子（１ａ）には書き込み制御信号−Ｅが直接入力さ
れるように精成されている。さらに、スタティックＲＡ
Ｍ （１）及びＥＥＰＲＯＭ（２）の読み出し制御信
号入力端子（１ｂ）及び（２ｂ）にはそれぞれ読み出し
制御信号ＯＥが入力される。
力端子（１ａ）には書き込み制御信号−Ｅが直接入力さ
れるように精成されている。さらに、スタティックＲＡ
Ｍ （１）及びＥＥＰＲＯＭ（２）の読み出し制御信
号入力端子（１ｂ）及び（２ｂ）にはそれぞれ読み出し
制御信号ＯＥが入力される。
この実施例においては、スタティックＲＡ Ｍ （１）
により第１の半導体メモリが、Ｅ Ｅ Ｐ ＲＯＭ （
２）により第２の半導体メモリがそれぞれ形成されてい
る。
により第１の半導体メモリが、Ｅ Ｅ Ｐ ＲＯＭ （
２）により第２の半導体メモリがそれぞれ形成されてい
る。
次に、この実施例の動作について説明する。まず、スタ
ティックＲＡ Ｍ （１）を使用する場合には、図示し
ない端末機はカードイネーブル信号ＣＥを”Ｌ”レベル
にすると共にメモリ選択信号ＲＥｃをＨ”レベルにする
。これにより、モード制御回路（３）からスタティック
ＲＡ Ｍ （１）に“Ｌ”レベルのチップイネーブル信
号Ｓ１が出力され、スタティックＲＡ Ｍ （１）は動
作可能状態となる。この状態で、アドレスバス（５）の
アドレス信号線＾。〜酷、により所定のアドレスを指定
し且つ読み出し制御信号ＯＥを“Ｌ”レベル、書き込み
制御信号−Ｅを”Ｈ″レベルすると、スタティックＲＡ
Ｍ （１）の指定されたアドレスのデータがデータバ
ス（７）に現れる。逆に、読み出し制御信号ＯＥをＨ”
レベル、書き込み制御信号−Ｅを°゛Ｌ°゛Ｌ°゛レベ
ル、データバス（７）上のデータがスタティックＲＡ
Ｍ （１）の指定されたアドレスに書き込まれる。尚、
スタティックＲＡＭ（１）内のデータは電源が切れると
消滅する。
ティックＲＡ Ｍ （１）を使用する場合には、図示し
ない端末機はカードイネーブル信号ＣＥを”Ｌ”レベル
にすると共にメモリ選択信号ＲＥｃをＨ”レベルにする
。これにより、モード制御回路（３）からスタティック
ＲＡ Ｍ （１）に“Ｌ”レベルのチップイネーブル信
号Ｓ１が出力され、スタティックＲＡ Ｍ （１）は動
作可能状態となる。この状態で、アドレスバス（５）の
アドレス信号線＾。〜酷、により所定のアドレスを指定
し且つ読み出し制御信号ＯＥを“Ｌ”レベル、書き込み
制御信号−Ｅを”Ｈ″レベルすると、スタティックＲＡ
Ｍ （１）の指定されたアドレスのデータがデータバ
ス（７）に現れる。逆に、読み出し制御信号ＯＥをＨ”
レベル、書き込み制御信号−Ｅを°゛Ｌ°゛Ｌ°゛レベ
ル、データバス（７）上のデータがスタティックＲＡ
Ｍ （１）の指定されたアドレスに書き込まれる。尚、
スタティックＲＡＭ（１）内のデータは電源が切れると
消滅する。
一方、Ｅ Ｅ Ｐ ＲＯＭ （２）を使用する場合には
、カードイネーブル信号ＣＥ及びメモリ選択信号ＲＥＧ
を共にＬ”レベルにする。これにより、モード制御回路
（３）からＥ Ｅ Ｐ ＲＯＭ （２）に“Ｌ”レベル
のチップイネーブル信号Ｓ２が出力され、ＥＥＰＲＯＭ
（２）は動作可能状態となる。
、カードイネーブル信号ＣＥ及びメモリ選択信号ＲＥＧ
を共にＬ”レベルにする。これにより、モード制御回路
（３）からＥ Ｅ Ｐ ＲＯＭ （２）に“Ｌ”レベル
のチップイネーブル信号Ｓ２が出力され、ＥＥＰＲＯＭ
（２）は動作可能状態となる。
データの読み出し動作は上述したスタティックＲＡ Ｍ
（１）の場合と同様にして行われる。すなわち、アド
レスバス（５）のアドレス信号線＾。〜＾１２で所定の
アドレスを指定すると共にコ売み出し制御信号ＯＥを“
Ｌ”レベル且つ書き込み制御信号旺を“′Ｈ°゛レベル
にすることにより、ＥＥＰＲＯＭ（２）の指定されたア
ドレスのデータがデータバス（７）に現れる。
（１）の場合と同様にして行われる。すなわち、アド
レスバス（５）のアドレス信号線＾。〜＾１２で所定の
アドレスを指定すると共にコ売み出し制御信号ＯＥを“
Ｌ”レベル且つ書き込み制御信号旺を“′Ｈ°゛レベル
にすることにより、ＥＥＰＲＯＭ（２）の指定されたア
ドレスのデータがデータバス（７）に現れる。
また、ＥＥＰＲＯＭ（２）へデータ分書き込む際には、
アドレスバス（５）のアドレス信号線＾。〜＾１゜で所
定のアドレスを指定すると共に読み出し制御信号ＯＥを
“Ｈ”レベル且つ書き込み制御信号１１１Ｅを“Ｌ”レ
ベルとする。書き込み制御信号−Ｅは、デコーダ（４）
に入力し、ここでアドレス信号線＾。〜＾１□のうちの
二本の信号線＾１１〜＾、２のレベルに応じてデコード
される。第２図に示したように、信号線＾１１〜＾１□
の双方が“Ｌ”レベルとなるとき以外、すなわち１６進
数表示で８００〜ＩＦＦＦ番地のアドレスを指定したと
きには、“Ｌ”レベルの書き込み制御信号ＷＥは“Ｌ”
レベルのまま新たな書き込み制御信号ＷＥＤとしてＥ
Ｅ Ｐ ＲＯＭ （２）に入力される。これにより、デ
ータバス（７）上のデータがＥＥＰＲＯＭ（２）の指定
されたアドレスに言き込まれる。これに対し、信号線＾
１１〜＾、２の双方が“Ｌ”レベルとなるとき、すなわ
ち１６進数表示でＯ〜７ＦＦ番地のアドレスを指定した
ときには、“Ｌ”レベルの書き込み制御信号１１１Ｅは
“Ｈ”レベルの新たな書き込み制御信号−ＥＤにデコー
ドされてＥ Ｅ Ｐ ＲＯＭ （２）に入力される。こ
のため、Ｅ Ｅ Ｐ ＲＯＭ （２）への書き込みは禁
止されることとなる。
アドレスバス（５）のアドレス信号線＾。〜＾１゜で所
定のアドレスを指定すると共に読み出し制御信号ＯＥを
“Ｈ”レベル且つ書き込み制御信号１１１Ｅを“Ｌ”レ
ベルとする。書き込み制御信号−Ｅは、デコーダ（４）
に入力し、ここでアドレス信号線＾。〜＾１□のうちの
二本の信号線＾１１〜＾、２のレベルに応じてデコード
される。第２図に示したように、信号線＾１１〜＾１□
の双方が“Ｌ”レベルとなるとき以外、すなわち１６進
数表示で８００〜ＩＦＦＦ番地のアドレスを指定したと
きには、“Ｌ”レベルの書き込み制御信号ＷＥは“Ｌ”
レベルのまま新たな書き込み制御信号ＷＥＤとしてＥ
Ｅ Ｐ ＲＯＭ （２）に入力される。これにより、デ
ータバス（７）上のデータがＥＥＰＲＯＭ（２）の指定
されたアドレスに言き込まれる。これに対し、信号線＾
１１〜＾、２の双方が“Ｌ”レベルとなるとき、すなわ
ち１６進数表示でＯ〜７ＦＦ番地のアドレスを指定した
ときには、“Ｌ”レベルの書き込み制御信号１１１Ｅは
“Ｈ”レベルの新たな書き込み制御信号−ＥＤにデコー
ドされてＥ Ｅ Ｐ ＲＯＭ （２）に入力される。こ
のため、Ｅ Ｅ Ｐ ＲＯＭ （２）への書き込みは禁
止されることとなる。
すなわちこの実施例においては、第３図に示すように、
ＥＥＰＲＯＭ（２）のＯ〜７ＦＦ番地は書き換え不可能
なメモリ領域Ｒ１に、８００〜ＩＦＦＦ番地は書き換え
可能なメモリ領域Ｒ２になる。そこで、端末機側から容
易に書き換えると困るこのＩＣカードの物理的情報を書
き換え不可能なメモリ領域Ｒ１に格納し、内蔵データの
フォーマット情報等を書き換え可能なメモリ領域Ｒ２に
格納しておく、このようにすることにより、メモリ領域
Ｒ１に格納されたカードの物理的情報が端末機側から書
き換えることが防止される。尚、Ｅ Ｅ Ｐ ＲＯＭ
（２）内のデータは電源が切れても消滅することはない
。
ＥＥＰＲＯＭ（２）のＯ〜７ＦＦ番地は書き換え不可能
なメモリ領域Ｒ１に、８００〜ＩＦＦＦ番地は書き換え
可能なメモリ領域Ｒ２になる。そこで、端末機側から容
易に書き換えると困るこのＩＣカードの物理的情報を書
き換え不可能なメモリ領域Ｒ１に格納し、内蔵データの
フォーマット情報等を書き換え可能なメモリ領域Ｒ２に
格納しておく、このようにすることにより、メモリ領域
Ｒ１に格納されたカードの物理的情報が端末機側から書
き換えることが防止される。尚、Ｅ Ｅ Ｐ ＲＯＭ
（２）内のデータは電源が切れても消滅することはない
。
また、スタティックＲＡ Ｍ （１）及びＥＥＰＲＯＭ
（２）の双方共使用しない場合には、モード制御回路（
３）に入力されるカードイネーブル信号ＣＥを“Ｈ”レ
ベルとすればよい。この場合、メモリ選択信号ＲＦＣの
レベルに拘わらすチップイネーブル信号Ｓ１及びＳ２は
“Ｈ”レベルとなってスタティックＲＡ Ｍ （１）及
びＥＥＰＲＯＭ（２）が共に非動作状態となる。
（２）の双方共使用しない場合には、モード制御回路（
３）に入力されるカードイネーブル信号ＣＥを“Ｈ”レ
ベルとすればよい。この場合、メモリ選択信号ＲＦＣの
レベルに拘わらすチップイネーブル信号Ｓ１及びＳ２は
“Ｈ”レベルとなってスタティックＲＡ Ｍ （１）及
びＥＥＰＲＯＭ（２）が共に非動作状態となる。
尚、上記実施例では、第１の半導体メモリとして２５６
キロビツトのスタテイ・ツクＲＡ Ｍ （１）を用４ｔ
なが、これに限るものではなく、他の種類及び容量の半
導体メモリでもよい、また、第２の半導体メモリとして
は６４キロビツトのＥＥＰＲＯＭ（２）を用いたが、書
き込み可能な半導体メモリであれば他のメモリをも用い
ることができる。さらに、デコーダ（４）におけるデコ
ード方法は一例を示したものであり、他のデコード方法
を用いても同様の効果が得られる。
キロビツトのスタテイ・ツクＲＡ Ｍ （１）を用４ｔ
なが、これに限るものではなく、他の種類及び容量の半
導体メモリでもよい、また、第２の半導体メモリとして
は６４キロビツトのＥＥＰＲＯＭ（２）を用いたが、書
き込み可能な半導体メモリであれば他のメモリをも用い
ることができる。さらに、デコーダ（４）におけるデコ
ード方法は一例を示したものであり、他のデコード方法
を用いても同様の効果が得られる。
以上説明したように、この発明に係るＩＣカードは、主
要データを格納するための第１の半導体メモリと、カー
ドの物理的情報を格納するための第２の半導体メモリと
、第１及び第２の半導体メモリのいずれかを選択して動
作可能状層とする制御回路と、第１及び第２の半導体メ
モリにそれぞれ接続されたアドレスバスと、第１及び第
２の半導体メモリにそれぞれ接続されたデータバスと、
第２の半導体メモリの書き込み制御信号を第２の半導体
メモリをアクセスするために必要なアドレス信号の一部
を用いてデコードした後これを第２の半導体メモリに出
力するデコーダとを備えているので、カードの物理的情
報が端末８１ｍから容易に書き換えられることはなく、
ＩＣカードの信頼性が向上する。
要データを格納するための第１の半導体メモリと、カー
ドの物理的情報を格納するための第２の半導体メモリと
、第１及び第２の半導体メモリのいずれかを選択して動
作可能状層とする制御回路と、第１及び第２の半導体メ
モリにそれぞれ接続されたアドレスバスと、第１及び第
２の半導体メモリにそれぞれ接続されたデータバスと、
第２の半導体メモリの書き込み制御信号を第２の半導体
メモリをアクセスするために必要なアドレス信号の一部
を用いてデコードした後これを第２の半導体メモリに出
力するデコーダとを備えているので、カードの物理的情
報が端末８１ｍから容易に書き換えられることはなく、
ＩＣカードの信頼性が向上する。
第１図はこの発明の一実施例に係るＩＣカードを示すブ
ロック図、第２図は実施例で用いられたデコーダ（４）
の動作を示す図、第３図は実施例におけるＥＥＰＲＯＭ
のメモリ配置図、第４図は従来のＩＣカードを示すブロ
ック図である。 図において、（１）はスタティックＲＡＭ、（２）はＥ
ＥＰＲＯＭ、（３）はモード制御回路、り４）はデコー
ダ、（５）はアドレスバス、（７）はデータバスである
。 なお、各図中同一符号は同一または相当部分を示す。
ロック図、第２図は実施例で用いられたデコーダ（４）
の動作を示す図、第３図は実施例におけるＥＥＰＲＯＭ
のメモリ配置図、第４図は従来のＩＣカードを示すブロ
ック図である。 図において、（１）はスタティックＲＡＭ、（２）はＥ
ＥＰＲＯＭ、（３）はモード制御回路、り４）はデコー
ダ、（５）はアドレスバス、（７）はデータバスである
。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 主要データを格納するための第１の半導体メモリと、 カードの物理的情報を格納するための第２の半導体メモ
リと、 第１及び第２の半導体メモリのいずれかを選択して動作
可能状態とする制御回路と、 第１及び第２の半導体メモリにそれぞれ接続されたアド
レスバスと、 第１及び第２の半導体メモリにそれぞれ接続されたデー
タバスと、 第２の半導体メモリの書き込み制御信号を第２の半導体
メモリをアクセスするために必要なアドレス信号の一部
を用いてデコードした後これを第２の半導体メモリに出
力するデコーダと を備えたことを特徴とするＩＣカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263869A JPH04141794A (ja) | 1990-10-03 | 1990-10-03 | Ｉｃカード |
| EP91309041A EP0483978B1 (en) | 1990-10-03 | 1991-10-02 | I.C. card |
| DE69118810T DE69118810T2 (de) | 1990-10-03 | 1991-10-02 | Chipkarte |
| US08/101,790 US5383161A (en) | 1990-10-03 | 1993-08-04 | IC card with decoder for selective control for memory storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263869A JPH04141794A (ja) | 1990-10-03 | 1990-10-03 | Ｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04141794A true JPH04141794A (ja) | 1992-05-15 |
Family
ID=17395377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2263869A Pending JPH04141794A (ja) | 1990-10-03 | 1990-10-03 | Ｉｃカード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5383161A (ja) |
| EP (1) | EP0483978B1 (ja) |
| JP (1) | JPH04141794A (ja) |
| DE (1) | DE69118810T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011020052A (ja) * | 2009-07-16 | 2011-02-03 | Hanex Co Ltd | 液体処理装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628264A (ja) * | 1992-07-10 | 1994-02-04 | Mitsubishi Electric Corp | 半導体記憶装置及びそのアクセス方法 |
| JP3329496B2 (ja) * | 1992-11-04 | 2002-09-30 | 富士通株式会社 | Ｉｃカード |
| GB9502864D0 (en) * | 1995-02-14 | 1995-04-05 | Digicash Bv | Cryptographic reduced instruction set processor |
| US5661677A (en) | 1996-05-15 | 1997-08-26 | Micron Electronics, Inc. | Circuit and method for on-board programming of PRD Serial EEPROMS |
| DE19629687A1 (de) * | 1996-07-23 | 1998-01-29 | Bernd Laichinger | Sicherheitseinrichtung |
| US6076170A (en) * | 1996-09-16 | 2000-06-13 | Motorola | Method and apparatus for selectively programming access time in a data processor |
| FR2795838B1 (fr) | 1999-06-30 | 2001-08-31 | Bull Cp8 | Procede de securisation du traitement d'une information sensible dans un module de securite monolithique, et module de securite associe |
| US6862689B2 (en) | 2001-04-12 | 2005-03-01 | Stratus Technologies Bermuda Ltd. | Method and apparatus for managing session information |
| US6802022B1 (en) | 2000-04-14 | 2004-10-05 | Stratus Technologies Bermuda Ltd. | Maintenance of consistent, redundant mass storage images |
| US6842823B1 (en) * | 2000-04-14 | 2005-01-11 | Stratus Technologies Bermuda Ltd | Methods and apparatus for persistent volatile computer memory |
| US6901481B2 (en) * | 2000-04-14 | 2005-05-31 | Stratus Technologies Bermuda Ltd. | Method and apparatus for storing transactional information in persistent memory |
| JP2002025288A (ja) * | 2000-06-30 | 2002-01-25 | Hitachi Ltd | 半導体集積回路 |
| GB2370386A (en) * | 2000-12-22 | 2002-06-26 | Innovision Res And Technology | Data communication apparatus |
| GB2370385A (en) * | 2000-12-22 | 2002-06-26 | Innovision Res And Technology | Data communication apparatus |
| SG146551A1 (en) * | 2007-03-29 | 2008-10-30 | Toshiba Kk | Portable electronic device and control method of portable electronic device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2266222B1 (ja) * | 1974-03-25 | 1980-03-21 | Moreno Roland | |
| US4931997A (en) * | 1987-03-16 | 1990-06-05 | Hitachi Ltd. | Semiconductor memory having storage buffer to save control data during bulk erase |
| JPS63231692A (ja) * | 1987-03-20 | 1988-09-27 | Mitsubishi Electric Corp | 機密コ−ド書込装置 |
| FR2618002B1 (fr) * | 1987-07-10 | 1991-07-05 | Schlumberger Ind Sa | Procede et systeme d'authentification de cartes a memoire electronique |
| JPH01219982A (ja) * | 1988-02-29 | 1989-09-01 | Hitachi Maxell Ltd | Ｉｃカード |
| CA2010122A1 (en) * | 1989-06-21 | 1990-12-21 | Makoto Sakamoto | Integrated circuit including programmable circuit |
-
1990
- 1990-10-03 JP JP2263869A patent/JPH04141794A/ja active Pending
-
1991
- 1991-10-02 EP EP91309041A patent/EP0483978B1/en not_active Expired - Lifetime
- 1991-10-02 DE DE69118810T patent/DE69118810T2/de not_active Expired - Fee Related
-
1993
- 1993-08-04 US US08/101,790 patent/US5383161A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011020052A (ja) * | 2009-07-16 | 2011-02-03 | Hanex Co Ltd | 液体処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0483978A2 (en) | 1992-05-06 |
| EP0483978B1 (en) | 1996-04-17 |
| US5383161A (en) | 1995-01-17 |
| EP0483978A3 (en) | 1992-12-16 |
| DE69118810D1 (de) | 1996-05-23 |
| DE69118810T2 (de) | 1996-12-05 |
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