JPH11297066A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 コンボチップなどの半導体装置において外部
端子を増やすことなく機能を追加する。 【解決手段】 ＲＡＭ回路１３とＲＯＭ回路１４とを内
蔵するコンボチップ１１０としての半導体装置に、制御
回路１１によって生成されるレジスタイネーブル信号Ｒ
ＧＥＢに基づきデータ信号Ｄ０の値を取り込んで保持す
るレジスタ２２を設け、このレジスタ２２の出力信号
を、アドレスバッファ１２を介してアドレスの最上位ビ
ットＡ１８としてＲＯＭ回路１４に入力する。外部端子
にＲＡＭ回路１３とＲＯＭ回路１４の双方を選択する選
択信号が入力されると（ＲＡＭＣＳＢ＝ＲＡＭＣＳＢ＝
「０」）、制御回路１１がレジスタイネーブル信号ＲＧ
ＥＢを「０」とし、データ信号Ｄ０の値がレジスタ２２
に取り込まれる。この値がＲＯＭ回路１４のアドレスの
最上位ビット信号Ａ１８として使用されることにより、
ＲＯＭ回路１４のアドレス空間が拡張される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、排他的に使用され
る複数の回路を１チップに内蔵する半導体装置、例え
ば、複数のメモリが混在する半導体チップ等の半導体装
置に関する。

【０００２】

【従来の技術】近年、半導体製造技術の進展による集積
回路の微細化に伴い、半導体装置の高集積化が進んでい
る。このような背景の中、複数のメモリが混在する半導
体チップ（「コンボチップ」と呼ばれる）が開発されて
いる。例えば、図１５に示すように、２Ｍビットのマス
クＲＯＭ(Mask Read Only Memory)と１Ｍビットのスタ
ティックＲＡＭ(Static Random Access Memory)（以下
「ＳＲＡＭ」という）を１チップ内に混在させた半導体
装置であるコンボチップ１００が製品化されている。こ
のコンボチップ１００は、従来２チップ構成であったも
のを１チップ化することで、ボードへの半導体装置（チ
ップ）の実装に要する面積の縮小化を狙っている。

【０００３】図１５に示した半導体装置１００であるコ
ンボチップ１００は、制御回路１０と、アドレスバッフ
ァ１２と、ＳＲＡＭで実現されたＲＡＭ回路１３と、マ
スクＲＯＭで実現されたＲＯＭ回路１４と、データバッ
ファ１６とから成る。また、このコンボチップ１００
は、外部端子として、ＲＡＭ選択信号ＲＡＭＣＳＢとＲ
ＯＭ選択信号ＲＯＭＣＳＢをそれぞれ入力するための２
個の端子、出力イネーブル信号ＯＥＢとライトイネーブ
ル信号ＷＥＢをそれぞれ入力するための２個の端子、共
通のアドレス信号Ａ０〜Ａ１６を入力するための１７個
の端子、マスクＲＯＭ専用のアドレス信号Ａ１７を入力
するための端子、データ信号Ｄ０〜Ｄ７を入出力するた
めの８個の端子、および、電源とグランド（ＧＮＤ）の
ための２個の端子とを備え、３２ピンのパッケージに実
装されている。

【０００４】図１６は、図１５に示したコンボチップ１
００の動作モードを示している。この図１６において、
「×」は「０」または「１」（ドントケア）を示し、
「Ｚ」は高インピーダンス状態を示している。このコン
ボチップは、このような動作モードに従い、上記制御信
号およびアドレス信号に基づき、ＲＡＭ回路１３または
ＲＯＭ回路１４に対して読み出しまたは書き込みを行
う。ＲＡＭ回路１３のデータ信号線とＲＯＭ回路１４の
データ信号線とは共通の内部バス２０に接続されてお
り、ＲＡＭ回路１３またはＲＯＭ回路１４から読み出さ
れたデータはその内部バス２０に出力され、データバッ
ファ１６を経て外部に出力される。また、ＲＡＭ回路１
３へ書き込むべきデータはデータバッファ１６を経てそ
の内部バス２０に供給される。なお、このようなコンボ
チップ１００は、通常の動作では、ＲＯＭ選択信号ＲＯ
ＭＣＳＢとＲＡＭ選択信号ＲＡＭＣＳＢの双方の値が
「０」とされることはなく、これらの信号値が共に
「０」とされた場合は、チップが非選択状態となり、Ｒ
ＡＭ回路１３およびＲＯＭ回路１４は共にディスエーブ
ル状態となる（ＲＡＭＥＢ＝ＲＯＭＥＢ＝「１」）。

【０００５】

【発明が解決しようとする課題】上記コンボチップ１０
０に対し、バンクアドレス設定や、上位アドレスの有効
／無効の選択、冗長アドレスの格納、端子機能の選択、
データの暗号化などのための演算データの入力／選択、
メモリ領域の付加などの各種機能の追加が要望される場
合がある。ところが、上記コンボチップでは、採用され
ているパッケージにおける３２個のピンが全て使用され
ており、機能を追加しようとすると、ピン数が増えてパ
ッケージサイズが大きくなるという問題がある。

【０００６】そこで本発明では、上記のコンボチップな
どにおける問題を解決するために、ピン数（外部端子
数）を増やすことなく機能を追加できる半導体装置を提
供することを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に成された本発明に係る第１の半導体装置は、排他的に
選択されて使用される第１および第２の回路を内蔵する
半導体装置であって、第１の回路を選択するか否かを指
示する信号を入力するための第１外部端子と、第２の回
路を選択するか否かを指示する信号を入力するための第
２外部端子と、メモリ回路と、第１の回路を選択する信
号が第１外部端子に入力され、かつ、第２の回路を選択
する信号が第２外部端子に入力されたときに、当該半導
体装置の外部から入力されるデータを前記メモリ回路に
記憶させ、または、前記メモリ回路に記憶されているデ
ータを当該半導体装置の外部へ出力させる制御手段と、
を備えることを特徴としている。

【０００８】本発明に係る第２の半導体装置は、排他的
に選択されて使用される第１および第２のメモリ回路を
内蔵する半導体装置であって、第１のメモリ回路を選択
するか否かを指示する信号を入力するための第１外部端
子と、第２のメモリ回路を選択するか否かを指示する信
号を入力するための第２外部端子と、第３のメモリ回路
と、第１のメモリ回路を選択する信号が第１外部端子に
入力され、かつ、第２のメモリ回路を選択する信号が第
２外部端子に入力されたときに、当該半導体装置の外部
から入力されるデータを第３のメモリ回路に記憶させ、
または、第３のメモリ回路に記憶されているデータを当
該半導体装置の外部へ出力させる制御手段と、を備える
ことを特徴としている。

【０００９】本発明に係る第３の半導体装置は、排他的
に選択されて使用される第１および第２のメモリ回路を
内蔵する半導体チップとして実現される半導体装置であ
って、前記半導体チップを選択するか非選択とするかを
指示する信号を入力するためのチップ選択外部端子と、
第１のメモリ回路と第２のメモリ回路のいずれを選択す
るかを指示する信号を入力するための回路選択外部端子
と、第３のメモリ回路と、前記半導体チップを非選択と
する信号が前記チップ選択外部端子に入力され、かつ、
所定の信号が前記回路選択外部端子に入力されたとき
に、当該半導体装置の外部から入力されるデータを第３
のメモリ回路に記憶させ、または、第３のメモリ回路に
記憶されているデータを当該半導体装置の外部へ出力さ
せる制御手段と、を備えることを特徴としている。

【００１０】本発明に係る第４の半導体装置は、排他的
に選択されて使用される第１および第２のメモリ回路を
内蔵する半導体装置であって、第１のメモリ回路は書き
換え可能なメモリであり第２のメモリは読み出し専用の
メモリである半導体装置において、第１のメモリ回路を
選択するか否かを指示する信号を入力するための第１外
部端子と、第２のメモリ回路を選択するか否かを指示す
る信号を入力するための第２外部端子と、第１のメモリ
回路に対する書き込みと読み出しのいずれかを選択する
信号を入力するための第３外部端子と、第３のメモリ回
路と、第２のメモリ回路を選択する信号が第２外部端子
に入力され、かつ、書き込みを選択する信号が第３外部
端子に入力されたときに、当該半導体装置の外部から入
力されるデータを第３メモリ回路に書き込む制御手段
と、を備えることを特徴としている。

【００１１】本発明に係る第５の半導体装置は、排他的
に選択されて使用される第１および第２のメモリ回路を
内蔵する半導体装置であって、第２のメモリ回路が読み
出し専用のメモリである半導体装置において、第２のメ
モリ回路を選択するための信号を入力する選択用外部端
子と、当該半導体装置からのデータ出力を活性とするか
非活性とするかを選択する信号を入力する出力制御外部
端子と、第２のメモリ回路を選択する信号が選択用外部
端子に入力され、かつ、前記データ出力を非活性とする
信号が出力制御用外部端子に入力されたときに、第３の
メモリ回路へのデータの書き込みを行う制御手段を備え
る、ことを特徴としている。

【００１２】本発明に係る第６の半導体装置は、上記第
２ないし第５の半導体装置のいずれかの半導体装置にお
いて、前記第２のメモリ回路の記憶容量は、前記第１の
メモリ回路の記憶容量よりも大きく、前記第１のメモリ
回路は、アドレス信号を入力するための外部端子を前記
第２のメモリ回路と共用し、外部から入力されるアドレ
ス信号によって与えられるアドレス空間のうち、前記第
１のメモリ回路に割り当てられるアドレス空間以外のア
ドレス空間を前記第３のメモリ回路に割り当てることを
特徴としている。

【００１３】本発明に係る第７の半導体装置は、上記第
２ないし第５の半導体装置のいずれかの半導体装置にお
いて、前記第１または第２のメモリ回路のうちいずれか
がバンク構成のメモリ回路であり、前記第３のメモリ回
路に記憶されている値の信号が、前記バンク構成のメモ
リ回路にバンクアドレスの信号として入力されることを
特徴としている。

【００１４】本発明に係る第８の半導体装置は、上記第
２ないし第５の半導体装置のいずれかの半導体装置にお
いて、前記第２メモリ回路のアドレスサイズが前記第１
メモリ回路のアドレスサイズよりも小さく、前記第２メ
モリ回路がアドレス信号を前記第１メモリ回路と共用
し、前記第１メモリ回路のアドレス信号のうち前記第２
メモリ回路によって共用されないアドレス信号である余
剰アドレス信号により、前記第２メモリ回路を活性化す
るか非活性化するかを制御する活性化制御手段を備え、
前記第３メモリ回路に記憶されているデータにより、前
記活性化制御手段の動作を有効とするか無効とするかを
制御することを特徴としている。

【００１５】

【発明の効果】本発明に係る第１の半導体装置によれ
ば、排他的に使用される第１および第２の回路の双方を
選択する信号という、通常の動作では現れない組合せの
信号が入力されると、外部から入力されたデータがメモ
リ回路に記憶され、または、メモリ回路に記憶されてい
るデータが外部に出力される。このように通常の動作で
は現れない動作状態においてメモリ回路へのアクセスが
行われるため、通常の動作状態において第１または第２
の回路によって使用される入力用または出力用の外部端
子を、そのメモリ回路へのデータの入力または出力のた
めに使用することができる。したがって、そのメモリ回
路へのアクセスを可能とする設定のため外部端子や、そ
のメモリ回路に対するデータの入出力のための外部端子
を別途設ける必要がない。このため、このメモリ回路を
利用することにより、外部端子を増やすことなく機能を
追加することができる。

【００１６】本発明に係る第２の半導体装置によれば、
排他的に使用される第１および第２のメモリ回路の双方
を選択する信号という、通常の動作では現れない組合せ
の信号が入力されると、外部から入力されたデータが第
３のメモリ回路に記憶され、または、第３のメモリ回路
に記憶されているデータが外部に出力される。このよう
に通常の動作では現れない動作状態において第３のメモ
リ回路へのアクセスが行われるため、上記第１の半導体
装置と同様、通常動作で使用される外部端子以外に特別
な外部端子を増やすことなく、第３のメモリ回路へのア
クセスが可能となる。このため、第３のメモリ回路を利
用することにより、外部端子を増やすことなく機能を追
加することができる。

【００１７】本発明に係る第３の半導体装置によれば、
その半導体装置を実現する半導体チップを非選択とし、
回路選択外部端子に所定の信号が入力されると、外部か
ら入力されたデータが第３のメモリ回路に記憶され、ま
たは、第３のメモリ回路に記憶されているデータが外部
に出力される。このように半導体チップが非選択状態の
ときに第３のメモリ回路にアクセスされるため、第１ま
たは第２の回路によって使用される入力用または出力用
の外部端子を、第３のメモリ回路へのデータの入力また
は出力のために使用することができる。したがって、通
常動作で使用される外部端子以外に特別な外部端子を設
けることなく、第３のメモリ回路へのアクセスが可能と
なる。このため、第３のメモリ回路を利用することによ
り、外部端子を増やすことなく機能を追加することがで
きる。

【００１８】本発明に係る第４の半導体装置によれば、
読み出し専用の第２のメモリ回路を選択する信号が第２
外部端子に入力され、かつ、書き込みを選択する信号が
第３外部端子に入力されたときに、第３のメモリ回路に
データが書き込まれる。このように通常の動作では現れ
ない動作状態において第３のメモリ回路にデータが書き
込まれるため、第１または第２のメモリ回路によって使
用される入力用の外部端子を、第３のメモリ回路への書
き込みデータの入力に使用することができる。したがっ
て、通常動作で使用される外部端子以外に特別な外部端
子を設けることなく、第３のメモリ回路へのデータ書き
込みが可能となる。このため、第３のメモリ回路を利用
することにより、外部端子を増やすことなく機能を追加
することができる。

【００１９】本発明に係る第５の半導体装置によれば、
読み出し専用の第２のメモリ回路を選択する信号が入力
され、かつ、データ出力を非活性とする信号が入力され
たときに、前記第３のメモリ回路への書き込みが行われ
る。このようにして第３のメモリ回路にデータが書き込
まれるときも、通常の動作では現れない動作状態である
ため、第１または第２のメモリ回路によって使用される
入力用の外部端子を、第３のメモリ回路への書き込みデ
ータの入力に使用することができる。したがって、通常
動作で使用される外部端子以外に特別な外部端子を設け
ることなく、第３のメモリ回路へのデータ書き込みが可
能となる。よって、第３のメモリ回路へのこのようなデ
ータ書き込みを利用することにより、外部端子を増やす
ことなく機能を追加することができる。

【００２０】本発明に係る第６の半導体装置によれば、
通常の動作では現れない動作状態において第３のメモリ
回路にアクセスされ、この第３のメモリ回路には、第１
および第２のメモリ回路に対するアドレス信号によって
与えられるアドレス空間のうち、第１のメモリ回路に割
り当てられたアドレス空間以外のアドレス空間（空きア
ドレス空間）が割り当てられる。したがって、通常の動
作で使用される外部端子以外に外部端子を増やすことな
く、この空きアドレス空間が割り当てられたメモリ領域
（第３のメモリ回路）を使用することができる。このた
め、このメモリ領域を利用することにより、外部端子を
増やすことなく機能を追加することができる。

【００２１】本発明に係る第７の半導体装置によれば、
第１および第２のメモリ回路の通常動作では現れない組
合せの信号を入力することにより、通常の動作では現れ
ない動作状態において第３のメモリ回路にバンクアドレ
スを書き込むことができる。そして、この第３のメモリ
回路におけるバンクアドレスを書き換えることにより、
バンク構成のメモリのバンク切り換えを行うことができ
る。このようなバンク構成の実現により、外部端子を増
やすことなく、アドレス空間を拡張してメモリ容量を増
大させることができる。

【００２２】本発明に係る第８の半導体装置によれば、
第１および第２のメモリ回路の通常動作では現れない組
合せの信号を入力することにより、通常の動作では現れ
ない動作状態において第３のメモリ回路に所定のデータ
を書き込むことができる。そして、このデータにより、
余剰アドレスによって第２メモリ回路の活性化／非活性
化を制御する活性化制御手段の動作の有効／無効を制御
することができる。したがって、余剰アドレスによる活
性化制御を有効とするか無効とするかを、第３のメモリ
回路にデータを書き込むことで、外部端子を増やすこと
なく設定することができる。また、このような活性化制
御に余剰アドレスを使用するか否かを、半導体装置の製
造後に設定することができる。このため、余剰アドレス
を活性化制御に使用するか否かが決まらない段階でも半
導体装置を製造することができるとともに、この半導体
装置を使用するシステムの変更により余剰アドレスを活
性化制御に使用するか否かに変更があった場合にも即座
に対応でき、その変更前に製造された半導体装置も無駄
にならない。

【００２３】

【発明の実施の形態】＜実施形態１＞図１は、本発明の
一実施形態（以下「実施形態１」という）であるコンボ
チップ１１０の構成を示すブロック図である。本実施形
態のコンボチップ１１０の基本構成は、図１５に示した
上述のコンボチップ１００と同様であって、制御回路１
１と、アドレスバッファ１２と、スタティックＲＡＭで
実現されたＲＡＭ回路１３と、マスクＲＯＭで実現され
たＲＯＭ回路１４と、データバッファ１６とから成り、
外部端子として、ＲＡＭ選択信号ＲＡＭＣＳＢ、ＲＯＭ
選択信号ＲＯＭＣＳＢ、出力イネーブル信号ＯＥＢ、お
よびライトイネーブル信号ＷＥＢをそれぞれ入力するた
めの端子と、アドレス信号Ａ０〜Ａ１６を入力するため
の端子と、マスクＲＯＭ専用のアドレス信号Ａ１７を入
力するための端子と、データ信号Ｄ０〜Ｄ７を入出力す
るための端子とを備えている。しかし、本実施形態の制
御回路１１は、図１５に示したコンボチップ１００と異
なり、コンボチップ１１０の外部から入力されるデータ
信号Ｄ０の値を格納するためのレジスタ２２を備えてお
り、レジスタ２２に格納された値は、アドレスバッファ
１２を介してＲＯＭ回路１４に、アドレスの最上位ビッ
トの信号Ａ１８として入力される。また、制御回路１１
は、レジスタ２２の制御信号であるレジスタイネーブル
信号ＲＥＧＢを生成し、この点においても図１の半導体
装置における制御回路１０と相違する。

【００２４】図２は、本実施形態の制御回路１１の内部
構成を示す図である。この図２からわかるように、制御
回路１１は、ＲＡＭ選択信号ＲＡＭＣＳＢとＲＯＭ選択
信号ＲＯＭＣＳＢとの論理和としてレジスタイネーブル
信号ＲＧＥＢを生成する。そして、ＲＡＭ選択信号ＲＡ
ＭＣＳＢの反転信号とレジスタイネーブル信号ＲＧＥＢ
との論理積の反転信号としてＲＡＭイネーブル信号ＲＡ
ＭＥＢを生成し、ＲＯＭ選択信号ＲＯＭＣＳＢの反転信
号とレジスタイネーブル信号ＲＧＥＢとの論理積の反転
信号としてＲＯＭイネーブル信号ＲＯＭＥＢを生成す
る。また、ＲＡＭ選択信号ＲＡＭＣＳＢとライトイネー
ブル信号ＷＥＢとの論理和として、ＲＡＭ回路１３に入
力されるライトイネーブル信号ＷＥＢramを生成する。
さらに、ＲＡＭ選択信号ＲＡＭＣＳＢとＲＯＭ選択信号
ＲＯＭＣＳＢの排他的論理和の反転信号を生成し、この
排他的論理和の反転信号と出力イネーブル信号ＯＥＢと
の論理和の信号として、データバッファ１６の制御信号
であるリードイネーブル信号ＲＥＢを生成する。

【００２５】図３は、本実施形態のレジスタ２２の内部
構成を示す図である。このレジスタ２２は、２個のＮＡ
ＮＤゲート７１，７２から成るラッチ回路を備えてお
り、レジスタイネーブル信号ＲＧＥＢが「０」のとき入
力信号であるデータ信号Ｄ０の値をラッチ回路に取り込
み、レジスタイネーブル信号ＲＧＥＢが「１」になる
と、ラッチ回路に取り込んだ値をそのまま保持する。そ
して、ラッチ回路に取り込んで保持している値をアドレ
ス信号Ａ１８として出力する。

【００２６】上記のように構成された本実施形態のコン
ボチップ１１０によれば、レジスタイネーブル信号ＲＧ
ＥＢは、ＲＡＭ選択信号ＲＡＭＣＳＢおよびＲＯＭ選択
信号ＲＯＭＣＳＢが共に「０」の場合、すなわちＲＡＭ
回路１３とＲＯＭ回路１４の双方の選択を示す信号が入
力された場合にのみ「０」となり、それ以外の場合には
「１」となる（図２参照）。そして、レジスタイネーブ
ル信号ＲＧＥＢが「０」のときコンボチップ１１０のデ
ータ端子に入力されるデータ信号Ｄ０がレジスタ２２に
格納される。このとき、ＲＡＭイネーブル信号ＲＡＭＥ
ＢとＲＯＭイネーブル信号ＲＯＭＥＢはともに「１」で
あるため、レジスタ２２へのデータ転送のためにデータ
信号Ｄ０〜Ｄ７用の外部端子および内部バス２０が使用
されているときに、ＲＡＭ回路１３やＲＯＭ回路１４に
よりそれらの外部端子や内部バス２０が使用されること
はない。

【００２７】上記のようにしてレジスタ２２にデータが
格納された後、ＲＯＭ回路１４が選択されると（ＲＡＭ
ＣＳＢ＝「１」、ＲＯＭＣＳＢ＝「０」）、レジスタイ
ネーブル信号ＲＧＥＢが「１」となり、データ信号Ｄ０
の値がレジスタ２２にそのまま保持され、その保持され
ている値が、アドレスバッファ１２を介してＲＯＭ回路
１４に、アドレスの最上位ビットの信号Ａ１８として入
力される。これにより、ＲＯＭ回路１４のアドレス空間
が２Ｍビットから４Ｍビット（５１２ｋワード）へと拡
張される。

【００２８】前述のように、アドレス空間を拡張するた
めのアドレスの最上位ビット値Ａ１８の設定は、ＲＡＭ
選択信号ＲＡＭＣＳＢとＲＯＭ選択信号ＲＯＭＣＳＢが
共に「０」という、通常動作では使用されない入力信号
の組み合わせ（このときＲＧＥＢ＝「０」）を利用する
ことにより行われる。したがって、本実施形態によれ
ば、レジスタ２２に値を設定するための専用の外部端子
を設ける必要がないため、外部端子を増やすことなくア
ドレス空間を拡張することができる。

【００２９】＜実施形態１の変形例＞上記実施形態１
は、１ビットのバンクアドレスＡ１８を格納するための
バンクレジスタとしてレジスタ２２を導入することによ
り、メモリ領域をバンク構成としたものと考えることが
できる。このようなバンク構成では、バンクレジスタの
ビット数を増やすことにより、実効的なアドレスビット
数を増やすことなく、したがって外部端子を増やすこと
なく、メモリ容量をさらに増大させることができる。例
えば図４に示すように、８ＭビットのＲＯＭを４段のバ
ンク構成とした場合、１つのバンク当たり２Ｍビットと
なり、アドレス端子はＡ０〜Ａ１７に対応する１８個で
済むことになる。この場合、バンクの段数４＝２²に対
応してバンクレジスタのビット数は２となる。２ビット
のバンクレジスタを実現するには、例えば図３に示す回
路を２個用意し、その２個の回路より成るレジスタ２２
の書き込み制御信号として、図２に示した制御回路１１
で生成されるレジスタイネーブルＲＧＥＢを使用すれば
よい。図１に示したコンボチップ１１０においてレジス
タ２２をこのように変更して２ビットのバンクレジスタ
とすることにより、４段のバンク構成のＲＯＭ回路１４
を有するコンボチップが得られる。このコンボチップの
概略構成は図５に示すようになる。

【００３０】また、上記のようなバンク構成のメモリを
実際に使用する場合、現行バンクアドレスの情報すなわ
ちレジスタ２２の内容の読み出しも必要になり、これも
外部端子の増加を伴わないで実現することが要求され
る。これについては、図１２に示す後述の実施形態４の
コンボチップ１４０のように、レジスタイネーブル信号
ＲＧＥＢに加えてライトイネーブル信号ＷＥＢをレジス
タ２２に入力し、この信号によりレジスタへの書き込み
／読み出しを制御すればよい。このようにすれば、両制
御信号ＲＧＥＢおよびＷＥＢに基づいて、レジスタ２２
の内容を読み出し、内部バス２０を介して外部へ出力す
ることができる。

【００３１】＜実施形態２＞図６は、本発明の第２の実
施形態（以下「実施形態２」という）であるコンボチッ
プ１２０の構成を示すブロック図である。本実施形態の
コンボチップ１２０の構成要素のうち図１に示した上述
のコンボチップ１１０の構成要素と同一の部分について
は同一の符号を付してその説明を省略する。

【００３２】本実施形態のコンボチップ１２０は、デコ
ーダ２４を備えており、この点で実施形態１のコンボチ
ップ１１０（図１）と相違する。このデコーダ２４に
は、ＲＯＭ回路１４にのみ使用されＲＡＭ回路１３には
使用されない上位のアドレス信号Ａ１５〜Ａ１７が入力
されるとともに、レジスタ２２ａの出力がフラグ信号Ｆ
ＬＧとして入力され、フラグ信号ＦＬＧによってアドレ
ス信号Ａ１５〜Ａ１７に対するデコード動作を行うか否
かが制御される。そして、デコーダ２４においてＲＡＭ
イネーブル信号ＲＡＭＥＢ２がデコード出力として生成
される。また本実施形態のコンボチップ１２０は、外部
端子として、ＲＡＭ選択信号ＲＡＭＣＳＢおよびＲＯＭ
選択信号ＲＯＭＣＳＢの端子の代わりに、このコンボチ
ップ１２０を選択するか否かを示すチップ選択信号ＣＥ
Ｂを入力するための端子と、ＲＯＭ回路１４とＲＡＭ回
路１３のうちいずれを選択するかを示すＲＯＭ／ＲＡＭ
選択信号ＲＯＭＢを入力するための端子とを備えてい
る。本実施形態における制御回路２１は、これらチップ
選択信号ＣＥＢおよびＲＯＭ／ＲＡＭ選択信号ＲＯＭＢ
と出力イネーブル信号ＯＥＢとライトイネーブル信号Ｗ
ＥＢとを入力し、実施形態１と同様、ＲＡＭイネーブル
信号ＲＡＭＥＢ１、ＲＯＭイネーブル信号、リードイネ
ーブル信号ＲＥＢ、ライトイネーブル信号ＷＥＢram、
およびレジスタイネーブル信号ＲＧＥＢを出力する。さ
らに本実施形態では、制御回路２１から出力されるＲＡ
Ｍイネーブル信号ＲＡＭＥＢ１とデコーダ２４から出力
されるＲＡＭイネーブル信号ＲＡＭＥＢ２との論理和の
信号を生成するＯＲゲート２６が設けられており、この
ＯＲゲート２６の出力がＲＡＭ回路１３にＲＡＭイネー
ブル信号として入力される。

【００３３】図７は、図６に示した本実施形態のコンボ
チップ１２０の動作モードを示している。このコンボチ
ップ１２０は、通常は、このような動作モードに従い、
上記制御信号およびアドレス信号に基づき、ＲＡＭ回路
１３に対し読み出しまたは書き込みを行ったり、ＲＯＭ
回路１４に対し読み出しを行ったりする。

【００３４】図８は、本実施形態の制御回路２１の内部
構成を示す回路図である。この図８からわかるように、
制御回路２１は、チップ選択信号ＣＥＢとＲＯＭ／ＲＡ
Ｍ選択信号ＲＯＭＢの反転信号との論理和としてＲＡＭ
イネーブル信号ＲＡＭＥＢ１を生成し、チップ選択信号
ＣＥＢとＲＯＭ／ＲＡＭ選択信号ＲＯＭＢとの論理和と
してＲＯＭイネーブル信号ＲＯＭＥＢを生成し、チップ
選択信号ＣＥＢとライトイネーブル信号ＷＥＢとの論理
和としてＲＡＭ回路１３のライトイネーブル信号ＷＥＢ
ramを生成し、チップ選択信号ＣＥＢと出力イネーブル
信号ＯＥＢとの論理和としてリードイネーブル信号ＲＥ
Ｂを生成し、チップ選択信号ＣＥＢの反転信号とＲＯＭ
／ＲＡＭ選択信号ＲＯＭＢとライトイネーブル信号ＷＥ
Ｂと出力イネーブル信号ＯＥＢとの論理和の信号として
レジスタイネーブル信号ＲＧＥＢを生成する。

【００３５】図９は、本実施形態のレジスタ２２ａの内
部構成を示す回路図であり、本実施形態のレジスタ２２
ａはスイッチとインバータを用いて構成されている。し
かし、本実施形態のレジスタ２２ａは、機能的には、図
３に示した実施形態１のレジスタ２２と同様であって、
レジスタイネーブル信号ＲＧＥＢが「０」のとき、入力
信号であるデータ信号Ｄ０の値を内部に取り込み、レジ
スタイネーブル信号ＲＧＥＢが「１」になると、取り込
んだ値をそのまま保持する。そして内部に取り込んで保
持している値をフラグ信号ＦＬＧとして出力する。な
お、レジスタ２２ａが値を取り込むときデータ信号Ｄ０
用の外部端子および内部バス２０が使用されるが、この
とき、ＲＡＭＥＢ１およびＲＯＭＥＢがともに「１」で
あるため、ＲＡＭ回路１３やＲＯＭ回路１４によりその
外部端子や内部バス２０が使用されることはない。

【００３６】上記のように構成された本実施形態のコン
ボチップ１２０によれば、チップ選択信号ＣＥＢが
「１」で、ＲＯＭ／ＲＡＭ選択信号ＲＯＭＢが「０」
で、ライトイネーブル信号ＷＥＢが「０」で、出力イネ
ーブル信号ＯＥＢが「０」のときにのみ、レジスタイネ
ーブル信号ＲＧＥＢが「０」となる。レジスタイネーブ
ル信号ＲＧＥＢが「０」になると、前述のようにコンボ
チップ１２０のデータ端子に入力されるデータ信号Ｄ０
がレジスタ２２ａに格納される（図９）。そして、レジ
スタイネーブル信号ＲＧＥＢが「１」の間はレジスタ２
２ａに格納された値が保持されるとともにフラグ信号Ｆ
ＬＧとして出力される。

【００３７】前述のように、このフラグ信号ＦＬＧは、
デコーダ２４に入力され、デコーダ２４の動作を制御す
る。すなわち、ＦＬＧが「１」のときは、デコーダ２４
が上位のアドレス信号Ａ１５〜Ａ１７のデコードを行っ
てＲＡＭイネーブル信号ＲＡＭＥＢ２を生成する。これ
により、上位のアドレス信号Ａ１５〜Ａ１７に応じてＲ
ＡＭイネーブル信号ＲＡＭＥＢ２の活性／非活性が選択
される。ＲＡＭイネーブル信号ＲＡＭＥＢ２が「０」の
場合すなわち活性の場合は、制御回路２１で生成される
ＲＡＭイネーブル信号ＲＡＭＥＢ１によりＲＡＭ回路１
３のイネーブル／ディスエーブルが制御され、ＲＡＭイ
ネーブル信号ＲＡＭＥＢ２が「１」の場合すなわち非活
性の場合は、制御回路２１で生成されるＲＡＭイネーブ
ル信号ＲＡＭＥＢ１に拘わらず、ＲＡＭ回路１３がディ
スエーブル（非活性状態）とされる。一方、ＦＬＧが
「０」のときは、デコード動作は行われず、デコーダ２
４に入力されるアドレス信号Ａ１５〜Ａ１７に拘わら
ず、デコーダ２４から出力されるＲＡＭイネーブル信号
ＲＡＭＥＢ２は「０」となる。したがって、デコーダ２
４に入力されるアドレス信号Ａ１５〜Ａ１７に拘わら
ず、制御回路２１で生成されるＲＡＭイネーブル信号Ｒ
ＡＭＥＢ１の値によりＲＡＭ回路１３のイネーブル／デ
ィスエーブルが制御される。

【００３８】以上のように本実施形態のコンボチップ１
２０によれば、通常の動作では使用されない信号の組合
せ（ＣＥＢ＝「１」、ＲＯＭＢ＝「０」、ＯＥＢ＝
「０」、ＷＥＢ＝「０」）を使用することにより、専用
の外部端子を設けずにレジスタ２２ａに値を設定でき、
この値によってデコーダ２４にデコードさせるか否かを
制御することができる。すなわち、レジスタ２２ａに設
定された値により、アドレスＡ１５〜Ａ１７でＲＡＭ回
路１３のイネーブル／ディスエーブルを制御できるよう
にするか否かが決まる。したがって、ＲＡＭ回路１３で
使用されない上位のアドレス信号Ａ１５〜Ａ１７により
ＲＡＭ回路１３のイネーブル／ディスエーブルを制御す
るという機能を有効とするか無効とするかを、外部端子
を増やすことなく設定することができる。

【００３９】＜実施形態３＞次に本発明の第３の実施形
態（以下「実施形態３」という）であるコンボチップに
ついて説明する。

【００４０】本実施形態のコンボチップの全体構成は、
図１に示した実施形態１の構成と同様であり、レジスタ
が内部に設けられている。

【００４１】本実施形態における制御回路の内部構成は
図１０に示す通りである。この制御回路は、実施形態１
の場合と同様、ＲＡＭ選択信号ＲＡＭＣＳＢとＲＯＭ選
択信号ＲＯＭＣＳＢとの論理和の信号を生成し、その論
理和信号とＲＡＭ選択信号ＲＡＭＣＳＢの反転信号との
論理積の反転信号としてＲＡＭイネーブル信号ＲＡＭＥ
Ｂを生成するとともに、その論理和信号とＲＯＭ選択信
号ＲＯＭＣＳＢの反転信号との論理積の反転信号として
ＲＯＭイネーブル信号ＲＯＭＥＢを生成する。また、Ｒ
ＡＭ選択信号ＲＡＭＣＳＢとライトイネーブル信号ＷＥ
Ｂとの論理和として、ＲＡＭ回路１３に入力されるライ
トイネーブル信号ＷＥＢramを生成する。さらに、ＲＡ
Ｍ選択信号ＲＡＭＣＳＢとＲＯＭ選択信号ＲＯＭＣＳＢ
との排他的論理和の反転信号を生成し、その排他的論理
和の反転信号と出力イネーブル信号ＯＥＢとの論理和と
してリードイネーブル信号ＲＥＢを生成する。そして、
このようにして生成されるＲＯＭイネーブル信号ＲＯＭ
ＥＢとリードイネーブル信号ＲＥＢの反転信号との論理
和としてレジスタイネーブル信号ＲＧＥＢを生成し、こ
の点、実施形態１と相違している。したがって本実施形
態では、レジスタイネーブル信号ＲＧＥＢは、ＲＯＭ回
路１４のみが選択され、かつ、データバッファ１６がデ
ィスエーブルとされた（例えば出力イネーブル信号ＯＥ
Ｂが「１」とされた）ときに、レジスタイネーブル信号
ＲＧＥＢが「０」となる。

【００４２】本実施形態におけるレジスタの内部構成は
図１１に示す通りである。このレジスタは、ヒューズま
たはＰＲＯＭ用トランジスタ２０１を含む双安定回路を
備え、レジスタイネーブル信号ＲＧＥＢを「０」として
一度データが書き込まれると、電源が遮断されてもその
データを保持する。例えば、ヒューズ２０１を含む双安
定回路の場合、データ信号Ｄ０が「１」のときに、レジ
スタイネーブル信号ＲＧＥＢを「０」とすると、ヒュー
ズ２０１が溶断されて「１」というデータがレジスタに
書き込まれる（レジスタにおけるデータの保持）。レジ
スタに保持されている値は信号ＦＬＧとして出力され
る。この信号ＦＬＧは、実施形態１の場合と同様、ＲＯ
Ｍ回路１４のアドレス空間を拡張するために、アドレス
の最上位ビットの信号Ａ１８としてＲＯＭ回路１４へ入
力してもよいが、端子機能の設定値として活用すること
もできる。例えば、レジスタに保持されている値によ
り、所定の外部端子をローアクティブの端子とするかハ
イアクティブの端子とするかを設定することができる。
また、図１１に示した回路を複数設けた回路としてレジ
スタを実現して、それらに値を設定しておき、その設定
した値を冗長アドレス値として使用してもよい。すなわ
ち、製造欠陥により或るメモリセルが動作しない場合、
予め形成されているスペアのメモリセル（１ライン分）
を使用するために、製造欠陥に対応するアドレスを冗長
アドレスとしてレジスタに書き込んでおき、それが、外
部から入力されるアドレスと一致するか否かを判定する
ようにしてもよい。

【００４３】上記実施形態によれば、ＲＯＭが選択され
かつ出力イネーブル信号ＯＥＢが「１」となるような、
通常の動作では現れない信号の組合せを利用することに
より、専用の外部端子を設けずにレジスタに値を設定す
ることができる。そして、このようにして設定された値
を端子機能の設定値や冗長アドレス値として利用するこ
とができる。

【００４４】＜実施形態４＞図１２は、本発明の第４の
実施形態（以下「実施形態４」という）であるコンボチ
ップ１４０の構成を示すブロック図である。本実施形態
のコンボチップ１４０の構成要素のうち図１に示したコ
ンボチップ１１０の構成要素と同一の部分については同
一の符号を付してその説明を省略する。

【００４５】本実施形態のコンボチップ１４０は、１ビ
ットデータを保持するレジスタ２２に代えて、所定の記
憶容量のレジスタ３２を備える。このレジスタ３２に
は、データ信号線Ｄ０〜Ｄ７が接続され、レジスタイネ
ーブル信号ＲＧＥＢが入力されるとともに、ＲＡＭ回路
１３のライトイネーブル信号ＷＥＢおよびアドレス信号
Ａ０〜Ａ１７が入力される。また、本実施形態における
制御回路４１には、アドレス信号Ａ１５〜Ａ１７が入力
され、これらに基づいてＲＡＭイネーブル信号ＲＡＭＥ
Ｂやレジスタイネーブル信号ＲＧＥＢが生成され、この
点で実施形態１と相違する。

【００４６】本実施形態における制御回路４１の内部構
成は、図１３に示す通りである。この制御回路４１は、
上位３ビットのアドレス信号Ａ１５、Ａ１６、Ａ１７を
入力し、（Ａ１７，Ａ１６，Ａ１５）が（０，０，０）
のとき、実施形態１におけるＲＡＭイネーブル信号と同
じ信号を本実施形態におけるＲＡＭイネーブル信号ＲＡ
ＭＥＢとして出力し、（Ａ１７，Ａ１６，Ａ１５）が
（０，０，０）以外のときには、本実施形態のＲＡＭイ
ネーブル信号ＲＡＭＥＢを「１」とし、ＲＡＭ回路１３
をディスエーブル状態とする。また制御回路４１は、
（Ａ１７，Ａ１６，Ａ１５）が（０，０，１）のとき、
実施形態１におけるＲＡＭイネーブル信号と同じ信号を
本実施形態のレジスタイネーブル信号ＲＧＥＢとして出
力し、（Ａ１７，Ａ１６，Ａ１５）が（０，０，１）以
外のときには、本実施形態のレジスタイネーブル信号Ｒ
ＧＥＢを「１」とする。

【００４７】上記のように構成された本実施形態のコン
ボチップ１４０によれば、ＲＡＭ回路１３が選択され
（ＲＡＭＣＳＢ＝「０」、ＲＯＭＣＳＢ＝「１」）、上
位のアドレス信号（Ａ１７，Ａ１６，Ａ１５）が（０，
０，１）のとき、レジスタイネーブル信号ＲＧＥＢが
「０」となり、レジスタ３２に対するデータの読み出し
または書き込みが可能となる。このとき、書き込みを行
うか読み出しを行うかはライトイネーブル信号ＷＥＢに
より制御される。なお、レジスタ３２に対し書き込みま
たは読み出しを行うときデータ信号Ｄ０〜Ｄ７用外部端
子および内部バス２０が使用されるが、このとき、ＲＡ
ＭＥＢ１およびＲＯＭＥＢがともに「１」であるため
（図１３参照）、ＲＡＭ回路１３やＲＯＭ回路１４によ
りそれらの外部端子や内部バス２０が使用されることは
ない。

【００４８】本実施形態では、上記アドレスＡ１７，Ａ
１６，Ａ１５は、ＲＡＭ回路１３へのアクセスには使用
されず、０番地から７ＦＦＦ（１６進）番地までのアド
レス空間がＲＡＭ回路１３に割り当てられ、レジスタ３
２には８０００（１６進）番地以降のアドレス空間が割
り当てられる。このようにして、本実施形態によれば、
外部端子を増やすことなく、ＲＡＭ回路１３とＲＯＭ回
路１４の他にレジスタ３２が書き換え自在の記憶手段と
して追加される。

【００４９】本実施形態においてこのようにして追加さ
れるレジスタ３２は、半導体チップから読み出されるデ
ータの暗号化に利用することができる。例えば、図１４
に示すような構成により、ＲＯＭ回路１４からデータを
読み出す際に、その読み出しデータとレジスタ３２に予
め格納されたデータとにつき、対応するビット毎に排他
的論理和の信号を生成し、生成した各信号からなる８ビ
ット信号をデータ信号Ｄ０〜Ｄ７として出力する。この
ような構成によれば、第三者によるＲＯＭ内容の無断複
製を防止することができる。なお、排他的論理和の信号
を生成する代わりに、読み出しデータとレジスタ３２に
予め格納されたデータとの間で所定の演算を行わせ、そ
の演算結果をチップの外へ出力するようにしてもよい。
また、この場合、レジスタ３２に格納された所定データ
により演算対象のデータを選択する構成にしてもよい
し、その所定データにより演算を行うか否かを制御する
構成としてもよい。

【００５０】＜その他＞上記における各実施形態の全体
構成と、制御回路やレジスタの内部構成と、レジスタに
格納されるデータの利用の仕方との組合せは自由であ
り、上記で説明した組合せに限定されるものではない。

【図面の簡単な説明】

【図１】 本発明の一実施形態（実施形態１）の半導体
装置であるコンボチップの構成を示すブロック図。

【図２】 実施形態１における制御回路の内部構成を示
す回路図。

【図３】 実施形態１におけるレジスタの内部構成を示
す回路図。

【図４】 実施形態１の変形例におけるＲＯＭ回路のバ
ンク構成を示す図。

【図５】 実施形態１の変形例であるコンボチップの概
略構成を示すブロック図。

【図６】 本発明の第２の実施形態（実施形態２）の半
導体装置であるコンボチップの構成を示すブロック図。

【図７】 実施形態２のコンボチップの動作モードを示
す図。

【図８】 実施形態２における制御回路の内部構成を示
す回路図。

【図９】 実施形態２におけるレジスタの内部構成を示
す回路図。

【図１０】 本発明の第３の実施形態（実施形態３）の
コンボチップにおける制御回路の内部構成を示す回路
図。

【図１１】 実施形態３におけるレジスタの内部構成を
示す回路図。

【図１２】 本発明の第４の実施形態（実施形態４）の
半導体装置であるコンボチップの構成を示すブロック
図。

【図１３】 実施形態４における制御回路の内部構成を
示す回路図。

【図１４】 実施形態４におけるレジスタの応用例を示
す図。

【図１５】 従来のコンボチップの構成例を示すブロッ
ク図。

【図１６】 上記従来のコンボチップの動作モードを示
す図。

【符号の説明】

１１、２１、４１ …制御回路 １３ …ＲＡＭ回路 １４ …ＲＯＭ回路 ２２、２２ａ、３２ …レジスタ ２４ …デコーダ ＲＡＭＣＳＢ …ＲＡＭ選択信号 ＲＯＭＣＳＢ …ＲＯＭ選択信号 ＯＥＢ …出力イネーブル信号 ＷＥＢ …ライトイネーブル信号 ＣＥＢ …チップ選択信号 ＲＡＭＥＢ …ＲＡＭイネーブル信号 ＲＯＭＥＢ …ＲＯＭイネーブル信号 ＲＧＥＢ …レジスタイネーブル信号 ＲＥＢ …リードイネーブル信号 ＲＡＭＥＢ１、ＲＡＭＥＢ２ …ＲＡＭイネーブル信号 Ａ０〜Ａ１７、Ａ１８…アドレス信号 Ｄ０〜Ｄ７ …データ信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 芝崎 清一 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 榎原 淳 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 伊藤 弘造 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 排他的に選択されて使用される第１およ
   び第２の回路を内蔵する半導体装置であって、 第１の回路を選択するか否かを指示する信号を入力する
   ための第１外部端子と、 第２の回路を選択するか否かを指示する信号を入力する
   ための第２外部端子と、 メモリ回路と、 第１の回路を選択する信号が第１外部端子に入力され、
   かつ、第２の回路を選択する信号が第２外部端子に入力
   されたときに、当該半導体装置の外部から入力されるデ
   ータを前記メモリ回路に記憶させ、または、前記メモリ
   回路に記憶されているデータを当該半導体装置の外部へ
   出力させる制御手段と、 を備えることを特徴とする半導体装置。
2. 【請求項２】 排他的に選択されて使用される第１およ
   び第２のメモリ回路を内蔵する半導体装置であって、 第１のメモリ回路を選択するか否かを指示する信号を入
   力するための第１外部端子と、 第２のメモリ回路を選択するか否かを指示する信号を入
   力するための第２外部端子と、 第３のメモリ回路と、 第１のメモリ回路を選択する信号が第１外部端子に入力
   され、かつ、第２のメモリ回路を選択する信号が第２外
   部端子に入力されたときに、当該半導体装置の外部から
   入力されるデータを第３のメモリ回路に記憶させ、また
   は、第３のメモリ回路に記憶されているデータを当該半
   導体装置の外部へ出力させる制御手段と、を備えること
   を特徴とする半導体装置。
3. 【請求項３】 排他的に選択されて使用される第１およ
   び第２のメモリ回路を内蔵する半導体チップとして実現
   される半導体装置であって、 前記半導体チップを選択するか非選択とするかを指示す
   る信号を入力するためのチップ選択外部端子と、 第１のメモリ回路と第２のメモリ回路のいずれを選択す
   るかを指示する信号を入力するための回路選択外部端子
   と、 第３のメモリ回路と、 前記半導体チップを非選択とする信号が前記チップ選択
   外部端子に入力され、かつ、所定の信号が前記回路選択
   外部端子に入力されたときに、当該半導体装置の外部か
   ら入力されるデータを第３のメモリ回路に記憶させ、ま
   たは、第３のメモリ回路に記憶されているデータを当該
   半導体装置の外部へ出力させる制御手段と、を備えるこ
   とを特徴とする半導体装置。
4. 【請求項４】 排他的に選択されて使用される第１およ
   び第２のメモリ回路を内蔵する半導体装置であって、第
   １のメモリ回路は書き換え可能なメモリであり第２のメ
   モリは読み出し専用のメモリである半導体装置におい
   て、 第１のメモリ回路を選択するか否かを指示する信号を入
   力するための第１外部端子と、 第２のメモリ回路を選択するか否かを指示する信号を入
   力するための第２外部端子と、 第１のメモリ回路に対する書き込みと読み出しのいずれ
   かを選択する信号を入力するための第３外部端子と、 第３のメモリ回路と、 第２のメモリ回路を選択する信号が第２外部端子に入力
   され、かつ、書き込みを選択する信号が第３外部端子に
   入力されたときに、当該半導体装置の外部から入力され
   るデータを第３メモリ回路に書き込む制御手段と、を備
   えることを特徴とする半導体装置。
5. 【請求項５】 排他的に選択されて使用される第１およ
   び第２のメモリ回路を内蔵する半導体装置であって、第
   ２のメモリ回路が読み出し専用のメモリである半導体装
   置において、 第２のメモリ回路を選択するための信号を入力する選択
   用外部端子と、 当該半導体装置からのデータ出力を活性とするか非活性
   とするかを選択する信号を入力する出力制御外部端子
   と、 第２のメモリ回路を選択する信号が選択用外部端子に入
   力され、かつ、前記データ出力を非活性とする信号が出
   力制御用外部端子に入力されたときに、第３のメモリ回
   路へのデータの書き込みを行う制御手段を備える、こと
   を特徴とする半導体装置。
6. 【請求項６】 請求項２ないし請求項５のいずれか１項
   に記載の半導体装置において、 前記第２のメモリ回路の記憶容量は、前記第１のメモリ
   回路の記憶容量よりも大きく、 前記第１のメモリ回路は、アドレス信号を入力するため
   の外部端子を前記第２のメモリ回路と共用し、 外部から入力されるアドレス信号によって与えられるア
   ドレス空間のうち、前記第１のメモリ回路に割り当てら
   れるアドレス空間以外のアドレス空間を前記第３のメモ
   リ回路に割り当てる、ことを特徴とする半導体装置。
7. 【請求項７】 請求項２ないし請求項５のいずれか１項
   に記載の半導体装置において、 前記第１または第２のメモリ回路のうちいずれかがバン
   ク構成のメモリ回路であり、 前記第３のメモリ回路に記憶されている値が、前記バン
   ク構成のメモリ回路にバンクアドレスとして入力される
   ことを特徴とする半導体装置。
8. 【請求項８】 請求項２ないし請求項５のいずれか１項
   に記載の半導体装置において、 前記第２メモリ回路のアドレスサイズが前記第１メモリ
   回路のアドレスサイズよりも小さく、前記第２メモリ回
   路がアドレス信号を前記第１メモリ回路と共用し、 前記第１メモリ回路のアドレス信号のうち前記第２メモ
   リ回路によって共用されないアドレス信号である余剰ア
   ドレス信号により、前記第２メモリ回路を活性化するか
   非活性化するかを制御する活性化制御手段を備え、 前記第３メモリ回路に記憶されているデータにより、前
   記活性化制御手段の動作を有効とするか無効とするかを
   制御することを特徴とする半導体装置。