JP3199343B2 - フィールドプログラマブルゲートアレイ - Google Patents
フィールドプログラマブルゲートアレイInfo
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Description
【０００１】
【産業上の利用分野】本発明は、外部から供給されるプ
ログラムに応じてデバイス内部の回路情報を電気的に書
き込むことによりディジタル回路の動作を決定するとと
もに、当該回路情報を電気的に書き換えることが可能
な、いわゆるフィールドプログラマブルゲートアレイ
（ＦＰＧＡ：Field Programmable Gate Array ）に関す
る。
ログラムに応じてデバイス内部の回路情報を電気的に書
き込むことによりディジタル回路の動作を決定するとと
もに、当該回路情報を電気的に書き換えることが可能
な、いわゆるフィールドプログラマブルゲートアレイ
（ＦＰＧＡ：Field Programmable Gate Array ）に関す
る。
【０００２】
【従来の技術】従来より、回路情報を電気的に書き換え
可能なＦＰＧＡにおいて、回路情報の保持用のＲＡＭ
（Random Access Memory）としては、ＳＲＡＭ（Static
RAM）が用いられている。ＳＲＡＭには、データの書き
込みを高速に行うことができる、何度でも書き換え可能
である、加えて、取り扱いが容易である等の利点があ
り、これらの利点によりＦＰＧＡにおける回路情報の保
持用ＲＡＭとして広く用いられているのである。
可能なＦＰＧＡにおいて、回路情報の保持用のＲＡＭ
（Random Access Memory）としては、ＳＲＡＭ（Static
RAM）が用いられている。ＳＲＡＭには、データの書き
込みを高速に行うことができる、何度でも書き換え可能
である、加えて、取り扱いが容易である等の利点があ
り、これらの利点によりＦＰＧＡにおける回路情報の保
持用ＲＡＭとして広く用いられているのである。
【０００３】ところで、ＲＡＭに書き込まれた回路情報
が何等かの電気的な要因で変化してしまった場合、回路
動作は、機械的な故障が発生した場合と同様に異常動作
となる。したがって、その場合には、ＲＡＭの内容が書
き込み時の回路情報と一致しているか否か、すなわち、
ＲＡＭの内容が変化していないか否かを検証し、変化し
ていれば、ＲＡＭの内容を適正なものに書き換える必要
がある。
が何等かの電気的な要因で変化してしまった場合、回路
動作は、機械的な故障が発生した場合と同様に異常動作
となる。したがって、その場合には、ＲＡＭの内容が書
き込み時の回路情報と一致しているか否か、すなわち、
ＲＡＭの内容が変化していないか否かを検証し、変化し
ていれば、ＲＡＭの内容を適正なものに書き換える必要
がある。
【０００４】従来、ＲＡＭの内容が変化していないか否
かを外部から検証するためには、回路の動作、すなわ
ち、デバイスの動作を完全に一時停止し、ＦＰＧＡを、
ＲＡＭの内容を外部から読み出すためのリードバックモ
ードにしてＲＡＭの内容をすべて読み出す（リードバッ
クする）ことにより、ＲＡＭの内容を検証するという手
法を採っていた。このような手法によりＲＡＭの内容を
検証するＦＰＧＡとしては、例えば、米国ザイリンクス
社のＬＣＡというデバイスがある。
かを外部から検証するためには、回路の動作、すなわ
ち、デバイスの動作を完全に一時停止し、ＦＰＧＡを、
ＲＡＭの内容を外部から読み出すためのリードバックモ
ードにしてＲＡＭの内容をすべて読み出す（リードバッ
クする）ことにより、ＲＡＭの内容を検証するという手
法を採っていた。このような手法によりＲＡＭの内容を
検証するＦＰＧＡとしては、例えば、米国ザイリンクス
社のＬＣＡというデバイスがある。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のＦＰＧＡでリードバックを行うためには、デバイスの
動作を一時停止する必要があった。したがって、実際に
可動しているシステム内部にＦＰＧＡが用いられている
場合には、ＦＰＧＡのＲＡＭの内容を検証すためだけに
システムを一時停止させる必要があった。これは、極め
て不便なことであった。
のＦＰＧＡでリードバックを行うためには、デバイスの
動作を一時停止する必要があった。したがって、実際に
可動しているシステム内部にＦＰＧＡが用いられている
場合には、ＦＰＧＡのＲＡＭの内容を検証すためだけに
システムを一時停止させる必要があった。これは、極め
て不便なことであった。
【０００６】こうしたことから、システムを一時停止さ
せることなく、ＦＰＧＡのＲＡＭの内容（回路情報）を
検証することができるＦＰＧＡが待望されている。本発
明は、上述した事情に鑑みて為されたものであり、デバ
イスの動作を停止せずに回路情報の検証を行うことがで
きるフィールドプログラマブルゲートアレイを提供する
ことを目的としている。
せることなく、ＦＰＧＡのＲＡＭの内容（回路情報）を
検証することができるＦＰＧＡが待望されている。本発
明は、上述した事情に鑑みて為されたものであり、デバ
イスの動作を停止せずに回路情報の検証を行うことがで
きるフィールドプログラマブルゲートアレイを提供する
ことを目的としている。
【０００７】
【課題を解決するための手段】請求項１に記載のフィー
ルドプログラマブルゲートアレイは、ディジタル論理回
路の論理実現部分と、複数の論理実現部分を相互に接続
する接続部分のデータの保持とを、それぞれランダムア
クセスメモリにより実現するフィールドプログラマブル
ゲートアレイであって、各ランダムアクセスメモリ内部
のメモリセルに、デバイス内部の論理実現用とデバイス
外部へのデータ読み出し用として、２系統の読み出し線
を独立に接続し、前記２系統の読み出し線のうち、デバ
イス内部の論理実現用の読み出し線をアクティブ、ある
いはインアクティブのいずれか一方の状態とする制御機
構と、前記２系統の読み出し線のうち、デバイス外部へ
のデータ読み出し用の読み出し線をアクティブ、あるい
はインアクティブのいずれか一方の状態とする制御機構
との２系統の制御機構を独立に備え、前記２系統の制御
機構は、それぞれ独立に作動することを特徴としてい
る。
ルドプログラマブルゲートアレイは、ディジタル論理回
路の論理実現部分と、複数の論理実現部分を相互に接続
する接続部分のデータの保持とを、それぞれランダムア
クセスメモリにより実現するフィールドプログラマブル
ゲートアレイであって、各ランダムアクセスメモリ内部
のメモリセルに、デバイス内部の論理実現用とデバイス
外部へのデータ読み出し用として、２系統の読み出し線
を独立に接続し、前記２系統の読み出し線のうち、デバ
イス内部の論理実現用の読み出し線をアクティブ、ある
いはインアクティブのいずれか一方の状態とする制御機
構と、前記２系統の読み出し線のうち、デバイス外部へ
のデータ読み出し用の読み出し線をアクティブ、あるい
はインアクティブのいずれか一方の状態とする制御機構
との２系統の制御機構を独立に備え、前記２系統の制御
機構は、それぞれ独立に作動することを特徴としてい
る。
【０００８】また、請求項２に記載のフィールドプログ
ラマブルゲートアレイは、複数のメモリセルからなるラ
ンダムアクセスメモリを有するルックアップテーブルに
より論理を実現する複数の論理要素と、該複数の論理要
素を相互に接続する接続部分とを有し、該接続部分のデ
ータの保持を前記ランダムアクセスメモリにより実現す
るフィールドプログラマブルゲートアレイであって、第
１のメモリアドレス線と、該第１のメモリアドレス線が
入力端に接続される第１のアドレスデコーダと、前記複
数のメモリセルから出力される複数のメモリ出力信号か
ら、前記第１のアドレスデコーダの出力信号に応じて、
１つのメモリ出力信号を選択する第１のメモリセル選択
手段とを備えるともに、前記ルックアップテーブル内
に、第２のメモリアドレス線と、該第２のメモリアドレ
ス線が入力端に接続される第２のアドレスデコーダと、
前記複数のメモリ出力信号から、前記第２のアドレスデ
コーダの出力信号に応じて、前記第１のメモリセル選択
手段とは独立して、１つのメモリ出力信号を選択する第
２のメモリセル選択手段とを有することを特徴としてい
る。
ラマブルゲートアレイは、複数のメモリセルからなるラ
ンダムアクセスメモリを有するルックアップテーブルに
より論理を実現する複数の論理要素と、該複数の論理要
素を相互に接続する接続部分とを有し、該接続部分のデ
ータの保持を前記ランダムアクセスメモリにより実現す
るフィールドプログラマブルゲートアレイであって、第
１のメモリアドレス線と、該第１のメモリアドレス線が
入力端に接続される第１のアドレスデコーダと、前記複
数のメモリセルから出力される複数のメモリ出力信号か
ら、前記第１のアドレスデコーダの出力信号に応じて、
１つのメモリ出力信号を選択する第１のメモリセル選択
手段とを備えるともに、前記ルックアップテーブル内
に、第２のメモリアドレス線と、該第２のメモリアドレ
ス線が入力端に接続される第２のアドレスデコーダと、
前記複数のメモリ出力信号から、前記第２のアドレスデ
コーダの出力信号に応じて、前記第１のメモリセル選択
手段とは独立して、１つのメモリ出力信号を選択する第
２のメモリセル選択手段とを有することを特徴としてい
る。
【０００９】
【００１０】
【作用】上記構成によれば、ランダムアクセスメモリが
回路動作を決定するための読み出し回路とは別個に、デ
バイス外部に回路情報を読み出す（リードバックする）
ための専用の読み出し回路をも有し、これら２系統の読
み出し回路が独立に制御される。このため、実際の回路
動作を行いつつ、同時に、デバイス外部にメモリ内容を
リードバックさせることが可能となり、回路動作中にお
ける回路情報の検証が可能となる。
回路動作を決定するための読み出し回路とは別個に、デ
バイス外部に回路情報を読み出す（リードバックする）
ための専用の読み出し回路をも有し、これら２系統の読
み出し回路が独立に制御される。このため、実際の回路
動作を行いつつ、同時に、デバイス外部にメモリ内容を
リードバックさせることが可能となり、回路動作中にお
ける回路情報の検証が可能となる。
【００１１】
【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。まず、本発明の第１の実施例について、
図１〜図４を参照して説明する。図１は、第１の実施例
によるフィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ：Field Programmable Gate Array ）の全体構成を説
明するための図であり、この図に示すように、第１の実
施例によるＦＰＧＡは、ＦＰＧＡチップ１からなる。Ｆ
ＰＧＡチップ１には、ＳＲＡＭ（Static Random Access
Memory ）等のＲＡＭからなる制御メモリ３および論理
ブロック部４、プログラマブルスイッチ部５、入出力ブ
ロック部６、および各部３〜６を制御するメモリ制御部
２が設けられている。
いて説明する。まず、本発明の第１の実施例について、
図１〜図４を参照して説明する。図１は、第１の実施例
によるフィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ：Field Programmable Gate Array ）の全体構成を説
明するための図であり、この図に示すように、第１の実
施例によるＦＰＧＡは、ＦＰＧＡチップ１からなる。Ｆ
ＰＧＡチップ１には、ＳＲＡＭ（Static Random Access
Memory ）等のＲＡＭからなる制御メモリ３および論理
ブロック部４、プログラマブルスイッチ部５、入出力ブ
ロック部６、および各部３〜６を制御するメモリ制御部
２が設けられている。
【００１２】ＦＰＧＡチップ１は、上記各部２〜６と、
チップ１外部からメモリ制御部２への信号入力のための
メモリアドレス入力７，メモリ制御入力８と、チップ１
外部とメモリ制御部２との間でメモリデータを入出力す
るためのメモリデータ入出力９と、メモリ制御部２と制
御メモリ３，論理ブロック部４とをそれぞれ結ぶメモリ
ワード線１０，メモリライトディセーブル線１１と、制
御メモリ３とプログラマブルスイッチ部５，入出力ブロ
ック部６とをそれぞれ結ぶスイッチ制御線１３と、論理
ブロック部４とプログラマブルスイッチ部５とを結ぶ論
理ブロック入力線１４，論理ブロック出力線１５と、プ
ログラマブルスイッチ部５と入出力ブロック部６とを結
ぶ配線セグメント１６と、入出力ブロック部６からチッ
プ１外部へデータを出力するためのデータ線１７とから
なる。また、メモリデータ１２を伝送する線により、メ
モリ制御部２と制御メモリ３、メモリ制御部２と論理ブ
ロック部４がそれぞれ接続されている。
チップ１外部からメモリ制御部２への信号入力のための
メモリアドレス入力７，メモリ制御入力８と、チップ１
外部とメモリ制御部２との間でメモリデータを入出力す
るためのメモリデータ入出力９と、メモリ制御部２と制
御メモリ３，論理ブロック部４とをそれぞれ結ぶメモリ
ワード線１０，メモリライトディセーブル線１１と、制
御メモリ３とプログラマブルスイッチ部５，入出力ブロ
ック部６とをそれぞれ結ぶスイッチ制御線１３と、論理
ブロック部４とプログラマブルスイッチ部５とを結ぶ論
理ブロック入力線１４，論理ブロック出力線１５と、プ
ログラマブルスイッチ部５と入出力ブロック部６とを結
ぶ配線セグメント１６と、入出力ブロック部６からチッ
プ１外部へデータを出力するためのデータ線１７とから
なる。また、メモリデータ１２を伝送する線により、メ
モリ制御部２と制御メモリ３、メモリ制御部２と論理ブ
ロック部４がそれぞれ接続されている。
【００１３】図２は、図１に示すメモリ制御部２の内部
構成を示す図であり、この図に示すように、メモリ制御
部２は、メモリアドレス入力７，メモリ制御入力８，メ
モリデータ入出力９，メモリワード線１０，メモリライ
トイネーブル線１１，メモリデータ１２，アドレスデコ
ーダ２０，および分岐選択回路２１の各部分から構成さ
れている。
構成を示す図であり、この図に示すように、メモリ制御
部２は、メモリアドレス入力７，メモリ制御入力８，メ
モリデータ入出力９，メモリワード線１０，メモリライ
トイネーブル線１１，メモリデータ１２，アドレスデコ
ーダ２０，および分岐選択回路２１の各部分から構成さ
れている。
【００１４】図３は、図１に示す制御メモリ３の内部構
成を示す図であり、この図に示すように、制御メモリ３
は、対応するメモリワード線１０が接続されたメモリセ
ル３０と、メモリライトディセーブル線１１により供給
される信号とメモリデータ１２とに基づいて、０ビット
線３６および１ビット線３７に接続された複数のメモリ
セル３０を制御するメモリデータ制御回路３５と、対応
するメモリセル３０からの出力信号とメモリライトディ
セーブル線１１により供給される信号とのＡＮＤをとっ
てスイッチ制御線１３へ出力するＡＮＤゲート３４から
構成される。
成を示す図であり、この図に示すように、制御メモリ３
は、対応するメモリワード線１０が接続されたメモリセ
ル３０と、メモリライトディセーブル線１１により供給
される信号とメモリデータ１２とに基づいて、０ビット
線３６および１ビット線３７に接続された複数のメモリ
セル３０を制御するメモリデータ制御回路３５と、対応
するメモリセル３０からの出力信号とメモリライトディ
セーブル線１１により供給される信号とのＡＮＤをとっ
てスイッチ制御線１３へ出力するＡＮＤゲート３４から
構成される。
【００１５】メモリセル３０は、０ビット線３６に接続
されたパストランジスタ３３−１と、１ビット線３７に
接続されたパストランジスタ３３−２と、パストランジ
スタ３３−１に接続された反転回路３１−１と、パスト
ランジスタ３３−２に接続された反転回路３１−２と、
反転回路入力端子３２−１，３２−２とからなる。
されたパストランジスタ３３−１と、１ビット線３７に
接続されたパストランジスタ３３−２と、パストランジ
スタ３３−１に接続された反転回路３１−１と、パスト
ランジスタ３３−２に接続された反転回路３１−２と、
反転回路入力端子３２−１，３２−２とからなる。
【００１６】図４は、図１に示す論理ブロック部４の内
部構成を示す図であり、この図に示すように、論理ブロ
ック部４は、ルックアップテーブルメモリ４０−１，４
０−２，…から構成されている。各ルックアップテーブ
ルメモリ４０−１，４０−２，…は、同一構成であるた
め、以後、代表して、ルックアップテーブルメモリ４０
−１の構成について説明する。
部構成を示す図であり、この図に示すように、論理ブロ
ック部４は、ルックアップテーブルメモリ４０−１，４
０−２，…から構成されている。各ルックアップテーブ
ルメモリ４０−１，４０−２，…は、同一構成であるた
め、以後、代表して、ルックアップテーブルメモリ４０
−１の構成について説明する。
【００１７】ルックアップテーブルメモリ４０−１が、
上述した制御メモリ３（図３参照）と大きく異なる点
は、論理ブロック入力線１４が接続されたルックアップ
テーブルアドレスデコーダ４１を備えた点と、対応する
メモリセル３０からの出力信号、およびルックアップテ
ーブルアドレスデコーダ４１の各出力端に接続されたル
ックアップテーブルワード線４２を介して供給される信
号を入力とするトライステートバッファ４３をメモリセ
ル３０と同数備えた点と、ＡＮＤゲート３４の数を一つ
とし、このＡＮＤゲート３４の一方の入力端に全てのト
ライステートバッファ４３からの出力信号を印加し、他
方の入力端にメモリライトディセーブル線１１からの信
号を印加するようにした点である。
上述した制御メモリ３（図３参照）と大きく異なる点
は、論理ブロック入力線１４が接続されたルックアップ
テーブルアドレスデコーダ４１を備えた点と、対応する
メモリセル３０からの出力信号、およびルックアップテ
ーブルアドレスデコーダ４１の各出力端に接続されたル
ックアップテーブルワード線４２を介して供給される信
号を入力とするトライステートバッファ４３をメモリセ
ル３０と同数備えた点と、ＡＮＤゲート３４の数を一つ
とし、このＡＮＤゲート３４の一方の入力端に全てのト
ライステートバッファ４３からの出力信号を印加し、他
方の入力端にメモリライトディセーブル線１１からの信
号を印加するようにした点である。
【００１８】次に、図１〜図４を参照して、本実施例に
よるＦＰＧＡの動作について説明する。ＦＰＧＡチップ
１上で所望の機能を実現するには、論理ブロック部４，
プログラマブルスイッチ部５，および入出力ブロック部
６の内部の値を決定するために、ＦＰＧＡチップ１外部
からメモリデータ入出力９を介して、ロードデータ（回
路情報）を制御メモリ３および論理ブロック部４に書き
込む必要がある。この書き込み動作を行うモードを書き
込みモードという。
よるＦＰＧＡの動作について説明する。ＦＰＧＡチップ
１上で所望の機能を実現するには、論理ブロック部４，
プログラマブルスイッチ部５，および入出力ブロック部
６の内部の値を決定するために、ＦＰＧＡチップ１外部
からメモリデータ入出力９を介して、ロードデータ（回
路情報）を制御メモリ３および論理ブロック部４に書き
込む必要がある。この書き込み動作を行うモードを書き
込みモードという。
【００１９】具体的には、メモリ制御入力８に書き込み
モードへ移行することを示す信号が印加されることによ
り、上記書き込みモードとなる。メモリ制御入力８に書
き込みモードへ移行することを示す信号が印加される
と、メモリライトディセーブル線１１における信号値は
“０”となり、スイッチ制御線１３および論理ブロック
出力線１５における信号値は、ＡＮＤゲート３４の働き
により、“０”となる。このため、対応するプログラマ
ブルスイッチ部５および入出力ブロック部６の内部のス
イッチは全て解放される。
モードへ移行することを示す信号が印加されることによ
り、上記書き込みモードとなる。メモリ制御入力８に書
き込みモードへ移行することを示す信号が印加される
と、メモリライトディセーブル線１１における信号値は
“０”となり、スイッチ制御線１３および論理ブロック
出力線１５における信号値は、ＡＮＤゲート３４の働き
により、“０”となる。このため、対応するプログラマ
ブルスイッチ部５および入出力ブロック部６の内部のス
イッチは全て解放される。
【００２０】このような状態の下で、メモリアドレス入
力７から入力されたメモリアドレスは、アドレスデコー
ダ２０でデコードされ、メモリワード線１０のうちのい
ずれか１つの線のみがアクティブとなる。これにより、
制御メモリ３および論理ブロック部４において、アクテ
ィブとなったメモリワード線１０に対応するメモリセル
３０が、それぞれ一つずつ選択される。
力７から入力されたメモリアドレスは、アドレスデコー
ダ２０でデコードされ、メモリワード線１０のうちのい
ずれか１つの線のみがアクティブとなる。これにより、
制御メモリ３および論理ブロック部４において、アクテ
ィブとなったメモリワード線１０に対応するメモリセル
３０が、それぞれ一つずつ選択される。
【００２１】ここで選択された各メモリセル３０に対す
るデータの書き込みは、それぞれ、メモリデータ入出力
９から分岐選択回路２１を介して出力されるメモリデー
タ１２が、メモリデータ制御回路３５に入力され、当該
回路３５により０ビット線３６および１ビット線３７の
いずれか一方の値が“０”に、他方の値が“１”になる
ことにより行われる。
るデータの書き込みは、それぞれ、メモリデータ入出力
９から分岐選択回路２１を介して出力されるメモリデー
タ１２が、メモリデータ制御回路３５に入力され、当該
回路３５により０ビット線３６および１ビット線３７の
いずれか一方の値が“０”に、他方の値が“１”になる
ことにより行われる。
【００２２】上述した書き込みが終了すると、ＦＰＧＡ
は、書き込まれたデータに基づいた回路機能を実現して
データを処理する実行モードに移行する。具体的には、
メモリ制御入力８に実行モードを示す信号が印加される
ことにより、実行モードに遷移する。メモリ制御入力８
に実行モードを示す信号が印加されると、メモリライト
ディセーブル線１１上の値は“１”となる。この時、制
御メモリ３において、スイッチ制御線１３上の値は、Ａ
ＮＤゲート３４の働きにより、対応するメモリセル３０
内の反転回路入力端子３２−２における値と等しくな
る。このため、各メモリセル３０に蓄えられた、対応す
るプログラマブルスイッチ部５および入出力ブロック部
６の内部のスイッチの接続／切断状態を表すデータ（各
反転回路入力端子３２−２における値）が、スイッチ制
御線１３を介して、プログラマブルスイッチ部５および
入出力ブロック部６の内部の各スイッチに伝達される。
は、書き込まれたデータに基づいた回路機能を実現して
データを処理する実行モードに移行する。具体的には、
メモリ制御入力８に実行モードを示す信号が印加される
ことにより、実行モードに遷移する。メモリ制御入力８
に実行モードを示す信号が印加されると、メモリライト
ディセーブル線１１上の値は“１”となる。この時、制
御メモリ３において、スイッチ制御線１３上の値は、Ａ
ＮＤゲート３４の働きにより、対応するメモリセル３０
内の反転回路入力端子３２−２における値と等しくな
る。このため、各メモリセル３０に蓄えられた、対応す
るプログラマブルスイッチ部５および入出力ブロック部
６の内部のスイッチの接続／切断状態を表すデータ（各
反転回路入力端子３２−２における値）が、スイッチ制
御線１３を介して、プログラマブルスイッチ部５および
入出力ブロック部６の内部の各スイッチに伝達される。
【００２３】一方、論理ブロック部４においては、各ル
ックアップテーブルメモリ４０−１，４０−２，…に対
して、論理ブロック入力線１４の値に応じて一つの出力
端のみをアクティブとするルックアップテーブルアドレ
スデコーダ４１の働きにより、ルックアップテーブルワ
ード線４２のうちのいずれか１つの線のみがアクティブ
となる。そして、アクティブとなった線が接続されたト
ライステートバッファ４３が作動し、当該バッファ４３
に対応するメモリセル３０内部の反転回路入力端子３２
−２の値が、ＡＮＤ回路３４を介して、論理ブロック出
力線１５へ出力される。
ックアップテーブルメモリ４０−１，４０−２，…に対
して、論理ブロック入力線１４の値に応じて一つの出力
端のみをアクティブとするルックアップテーブルアドレ
スデコーダ４１の働きにより、ルックアップテーブルワ
ード線４２のうちのいずれか１つの線のみがアクティブ
となる。そして、アクティブとなった線が接続されたト
ライステートバッファ４３が作動し、当該バッファ４３
に対応するメモリセル３０内部の反転回路入力端子３２
−２の値が、ＡＮＤ回路３４を介して、論理ブロック出
力線１５へ出力される。
【００２４】さらに、実行モードにおいては、スイッチ
制御線１３および論理ブロック出力線１５へ値が出力さ
れるのと並列に、メモリアドレス入力７に応じてメモリ
ワード線１０のうちいずれか一つの線、すなわち、制御
メモリ３内の一つのメモリセル３０および論理ブロック
部４内の一つのメモリセル３０が選択可能となってい
る。この選択処理は、上述したスイッチ制御線１３およ
び論理ブロック出力線１５への出力動作と完全に独立し
て行われる。
制御線１３および論理ブロック出力線１５へ値が出力さ
れるのと並列に、メモリアドレス入力７に応じてメモリ
ワード線１０のうちいずれか一つの線、すなわち、制御
メモリ３内の一つのメモリセル３０および論理ブロック
部４内の一つのメモリセル３０が選択可能となってい
る。この選択処理は、上述したスイッチ制御線１３およ
び論理ブロック出力線１５への出力動作と完全に独立し
て行われる。
【００２５】制御メモリ３および論理ブロック部４それ
ぞれにおいて、選択されたメモリセル３０内部の反転回
路入力端子３２−２の値が、選択されたメモリセル３０
に対応した０ビット線３６，１ビット線３７からメモリ
データ制御回路３５を介して、メモリデータ１２として
メモリ制御部２へ供給され、メモリデータ入出力９から
ＦＰＧＡチップ１外部へ出力される。
ぞれにおいて、選択されたメモリセル３０内部の反転回
路入力端子３２−２の値が、選択されたメモリセル３０
に対応した０ビット線３６，１ビット線３７からメモリ
データ制御回路３５を介して、メモリデータ１２として
メモリ制御部２へ供給され、メモリデータ入出力９から
ＦＰＧＡチップ１外部へ出力される。
【００２６】以上説明したように、本実施例では、制御
メモリ３およびルックアップテーブルメモリ４０−１，
４０−２，…は、通常のＳＲＡＭの構成に付加して、各
メモリセル３０から別途引き出した信号線に対して実行
時の論理およびスイッチ構成を決定するための読み出し
機構を有し、特にルックアップテーブルメモリ４０−
１、４０−２，…は、アドレスデコーダを独立に有す
る。
メモリ３およびルックアップテーブルメモリ４０−１，
４０−２，…は、通常のＳＲＡＭの構成に付加して、各
メモリセル３０から別途引き出した信号線に対して実行
時の論理およびスイッチ構成を決定するための読み出し
機構を有し、特にルックアップテーブルメモリ４０−
１、４０−２，…は、アドレスデコーダを独立に有す
る。
【００２７】また、実際の使用に際しては、書き込みモ
ードと実行モードとの２つのモードに動作を分け、実行
モードでは、メモリの読みだし機構２系統を全く独立に
機能させることができる。一方、書き込みモードでは、
メモリへのデータ書き込み専用とし、スイッチの設定は
全て解放となり、回路の実行データを流すことを禁止し
ている。これは、実行時において、スイッチの接続を書
き換えると、一時的にデバイス内部のデータ線の衝突等
を引き起こす原因となるためである。すなわち、書き込
みモードでの実行を禁止することにより、デバイス内部
の保護が行われている。
ードと実行モードとの２つのモードに動作を分け、実行
モードでは、メモリの読みだし機構２系統を全く独立に
機能させることができる。一方、書き込みモードでは、
メモリへのデータ書き込み専用とし、スイッチの設定は
全て解放となり、回路の実行データを流すことを禁止し
ている。これは、実行時において、スイッチの接続を書
き換えると、一時的にデバイス内部のデータ線の衝突等
を引き起こす原因となるためである。すなわち、書き込
みモードでの実行を禁止することにより、デバイス内部
の保護が行われている。
【００２８】次に、本発明の第２の実施例について、図
１，図２，図５および図６を参照して説明する。図１お
よび図２は、第１の実施例と共通であるため、これらの
図に示された各部の説明を省略する。図５は、第２の実
施例によるＦＰＧＡの構成要素である制御メモリ３（図
１参照）の内部構成を示す図であり、この図に示す制御
メモリ３の構成が、図３に示す第１の実施例における制
御メモリ３と異なる点は、ＡＮＤゲート３４を取り除
き、反転回路入力端子３２−２の値を、直接、スイッチ
制御線１３へ出力するようにした点である。
１，図２，図５および図６を参照して説明する。図１お
よび図２は、第１の実施例と共通であるため、これらの
図に示された各部の説明を省略する。図５は、第２の実
施例によるＦＰＧＡの構成要素である制御メモリ３（図
１参照）の内部構成を示す図であり、この図に示す制御
メモリ３の構成が、図３に示す第１の実施例における制
御メモリ３と異なる点は、ＡＮＤゲート３４を取り除
き、反転回路入力端子３２−２の値を、直接、スイッチ
制御線１３へ出力するようにした点である。
【００２９】図６は、第２の実施例によるＦＰＧＡの構
成要素である論理ブロック部４（図１参照）の内部構成
を示す図であり、この図に示す論理ブロック部４の構成
が、図４に示す第１の実施例における論理ブロック部４
と異なる点は、ＡＮＤゲート３４を取り除き、各トライ
ステートバッファ４３の出力信号を合成して、直接、論
理ブロック出力線１５へ出力するようにした点である。
成要素である論理ブロック部４（図１参照）の内部構成
を示す図であり、この図に示す論理ブロック部４の構成
が、図４に示す第１の実施例における論理ブロック部４
と異なる点は、ＡＮＤゲート３４を取り除き、各トライ
ステートバッファ４３の出力信号を合成して、直接、論
理ブロック出力線１５へ出力するようにした点である。
【００３０】次に、図１，図２，図５および図６を参照
して、本実施例によるＦＰＧＡの動作について説明す
る。まず、本実施例では、電源投入時に全てのメモリセ
ル３０がリセットされる。次に、メモリ制御入力８に書
き込みモードへ移行することを示す信号が印加される
と、書き込みモードとなり、メモリライトディセーブル
信号１１における信号値は”０”となる。このような状
態の下で、メモリアドレス入力７から入力されたメモリ
アドレスは、アドレスデコーダ２０でデコードされ、全
てのメモリワード線１０のうちのいずれか１つのみがア
クティブとなる。これにより、制御メモリ３および論理
ブロック部４において、アクティブとなったメモリワー
ド線３０が、それぞれ１つずつ選択される。
して、本実施例によるＦＰＧＡの動作について説明す
る。まず、本実施例では、電源投入時に全てのメモリセ
ル３０がリセットされる。次に、メモリ制御入力８に書
き込みモードへ移行することを示す信号が印加される
と、書き込みモードとなり、メモリライトディセーブル
信号１１における信号値は”０”となる。このような状
態の下で、メモリアドレス入力７から入力されたメモリ
アドレスは、アドレスデコーダ２０でデコードされ、全
てのメモリワード線１０のうちのいずれか１つのみがア
クティブとなる。これにより、制御メモリ３および論理
ブロック部４において、アクティブとなったメモリワー
ド線３０が、それぞれ１つずつ選択される。
【００３１】ここで選択された各メモリセル３０に対す
るデータの書き込みは、それぞれ、メモリデータ入出力
９から分岐選択回路２１を介して出力されるメモリデー
タ１２が、メモリデータ制御回路３５に入力され、当該
回路３５により０ビット線３６および１ビット線３７の
いずれか一方の値が”０”に、他方の値が”１”になる
ことにより行われる。
るデータの書き込みは、それぞれ、メモリデータ入出力
９から分岐選択回路２１を介して出力されるメモリデー
タ１２が、メモリデータ制御回路３５に入力され、当該
回路３５により０ビット線３６および１ビット線３７の
いずれか一方の値が”０”に、他方の値が”１”になる
ことにより行われる。
【００３２】上記書き込みモードにおいて、値が書き込
まれたメモリセル３０に対応するスイッチ制御線１３の
値は、対応するメモリセル３０内部の反転回路入力端子
３２−２の値と等しくなり、対応するプログラマブルス
イッチ部５および入出力ブロック部６の内部のスイッチ
の接続／切断状態が、各スイッチに伝達される。このよ
うな動作と同時に、論理ブロック部においては、各ルッ
クアップテーブルメモリ４０−１，４０−２，…に対し
て、論理ブロック入力線１４の値に応じて一つの出力端
のみをアクティブとするルックアップテーブルアドレス
デコーダ４１の働きにより、ルックアップテーブルワー
ド線４２のうちのいずれか１つの線みがアクティブとな
る。
まれたメモリセル３０に対応するスイッチ制御線１３の
値は、対応するメモリセル３０内部の反転回路入力端子
３２−２の値と等しくなり、対応するプログラマブルス
イッチ部５および入出力ブロック部６の内部のスイッチ
の接続／切断状態が、各スイッチに伝達される。このよ
うな動作と同時に、論理ブロック部においては、各ルッ
クアップテーブルメモリ４０−１，４０−２，…に対し
て、論理ブロック入力線１４の値に応じて一つの出力端
のみをアクティブとするルックアップテーブルアドレス
デコーダ４１の働きにより、ルックアップテーブルワー
ド線４２のうちのいずれか１つの線みがアクティブとな
る。
【００３３】そして、アクティブとなった線が接続され
たトライステートバッファ４３が作動し、当該バッファ
４３に対応するメモリセル３０内部の反転回路入力端子
３２−２の値が、論理ブロック出力線１５へ出力され
る。このように、本実施例では、書き込みモードにおい
て、同時に、実際の回路機能を実現してデータを処理す
ることが可能となっている。
たトライステートバッファ４３が作動し、当該バッファ
４３に対応するメモリセル３０内部の反転回路入力端子
３２−２の値が、論理ブロック出力線１５へ出力され
る。このように、本実施例では、書き込みモードにおい
て、同時に、実際の回路機能を実現してデータを処理す
ることが可能となっている。
【００３４】一方、ロードデータの書き込みが終了する
と、ＦＰＧＡは、メモリの値を検証のためにチップ外部
に読み出すリードバックモードに移行する。具体的に
は、メモリ制御入力８にリードバックモードへ移行する
ことを示す信号が印加されると、メモリライトディセー
ブル信号１１が”１”となり、リードバックモードとな
る。この際、回路の実行に関しては、上述した書き込み
モードの場合と同様に為されるため、ここでは、リード
バック機構の動作についてのみ説明する。
と、ＦＰＧＡは、メモリの値を検証のためにチップ外部
に読み出すリードバックモードに移行する。具体的に
は、メモリ制御入力８にリードバックモードへ移行する
ことを示す信号が印加されると、メモリライトディセー
ブル信号１１が”１”となり、リードバックモードとな
る。この際、回路の実行に関しては、上述した書き込み
モードの場合と同様に為されるため、ここでは、リード
バック機構の動作についてのみ説明する。
【００３５】リードバックモードにおいては、スイッチ
制御線１３および論理ブロック出力線１５へ値が出力さ
れると同時に、メモリワード線１０がメモリアドレス入
力７に応じて選択される。この選択動作は、他の動作か
ら完全に独立して行われる。ここで選択されたメモリセ
ル３０に対応した０ビット線３６，１ビット線３７か
ら、メモリデータ制御回路３５を介して、メモリセル３
０内部の反転回路入力端子３２−２の値が出力され、最
終的に、メモリデータ入出力９からチップ１外部へ出力
される。
制御線１３および論理ブロック出力線１５へ値が出力さ
れると同時に、メモリワード線１０がメモリアドレス入
力７に応じて選択される。この選択動作は、他の動作か
ら完全に独立して行われる。ここで選択されたメモリセ
ル３０に対応した０ビット線３６，１ビット線３７か
ら、メモリデータ制御回路３５を介して、メモリセル３
０内部の反転回路入力端子３２−２の値が出力され、最
終的に、メモリデータ入出力９からチップ１外部へ出力
される。
【００３６】以上説明したように、本実施例でも、制御
メモリ３およびルックアップテーブルメモリ４０−１，
４０−２，…は、通常のＳＲＡＭの構成に付加して、各
メモリセル３０から別途引き出した信号線に対して実行
時の論理とスイッチ構成とを決定するための読み出し機
構を有し、特にルックアップテーブルメモリ４０−１、
４０−２，…は、アドレスデコーダを独立に有する。ま
た、本実施例では、書き込みモードにおいても、スイッ
チの設定やルックアップテーブルの論理は有効としてい
る。
メモリ３およびルックアップテーブルメモリ４０−１，
４０−２，…は、通常のＳＲＡＭの構成に付加して、各
メモリセル３０から別途引き出した信号線に対して実行
時の論理とスイッチ構成とを決定するための読み出し機
構を有し、特にルックアップテーブルメモリ４０−１、
４０−２，…は、アドレスデコーダを独立に有する。ま
た、本実施例では、書き込みモードにおいても、スイッ
チの設定やルックアップテーブルの論理は有効としてい
る。
【００３７】したがって、回路動作中にダイナミックに
回路の形状を変更することが可能となる。第１の実施例
でも述べたように、実行中にスイッチの接続を書き換え
ることは、一時的にデバイス内部のデータ線の衝突等を
引き起こす原因ともなるが、ユーザが書き込みを行う領
域を注意深く選択することにより、こうした衝突を回避
することが可能である。なお、上述したように、第２の
実施例においては、電源投入時のデータ衝突を防止する
ために、パワーオンリセット機能を搭載している。以上
説明したように、本発明の第１および第２の実施例によ
るＦＰＧＡは、従来のＦＰＧＡに比して、極めて柔軟性
に優れたものとなる。
回路の形状を変更することが可能となる。第１の実施例
でも述べたように、実行中にスイッチの接続を書き換え
ることは、一時的にデバイス内部のデータ線の衝突等を
引き起こす原因ともなるが、ユーザが書き込みを行う領
域を注意深く選択することにより、こうした衝突を回避
することが可能である。なお、上述したように、第２の
実施例においては、電源投入時のデータ衝突を防止する
ために、パワーオンリセット機能を搭載している。以上
説明したように、本発明の第１および第２の実施例によ
るＦＰＧＡは、従来のＦＰＧＡに比して、極めて柔軟性
に優れたものとなる。
【００３８】
【発明の効果】以上説明したように、本発明のフィール
ドプログラマブルゲートアレイ（ＦＰＧＡ）によれば、
従来のＦＰＧＡでは不可能であった、回路動作実行中に
おいて、同時に、回路情報の読み出しを行うことが可能
である。すなわち、回路動作中における回路情報の検証
を行うことができる。ランダムアクセスメモリにより回
路機能を実現するＦＰＧＡは、長時間継続して使用する
場合、メモリの内容が何等かの原因で書き換えられてい
まうという虞れがあるが、特に、大規模なシステム内部
にＦＰＧＡが用いられている場合、回路情報の検証のた
めに、一旦、システムを停止させるということは困難で
ある。
ドプログラマブルゲートアレイ（ＦＰＧＡ）によれば、
従来のＦＰＧＡでは不可能であった、回路動作実行中に
おいて、同時に、回路情報の読み出しを行うことが可能
である。すなわち、回路動作中における回路情報の検証
を行うことができる。ランダムアクセスメモリにより回
路機能を実現するＦＰＧＡは、長時間継続して使用する
場合、メモリの内容が何等かの原因で書き換えられてい
まうという虞れがあるが、特に、大規模なシステム内部
にＦＰＧＡが用いられている場合、回路情報の検証のた
めに、一旦、システムを停止させるということは困難で
ある。
【００３９】ここで、本発明のように、回路動作中にお
ける回路情報の検証を可能としたＦＰＧＡを用いれば、
システムを停止させずに定期的にメモリ内容（回路情
報）を読み出して検証することが可能であるため、停止
が困難な大規模システムに適用しても、回路情報の信頼
性を保持しつつシステムを運行することができる。すな
わち、システムの動作の信頼性を向上させることができ
る。
ける回路情報の検証を可能としたＦＰＧＡを用いれば、
システムを停止させずに定期的にメモリ内容（回路情
報）を読み出して検証することが可能であるため、停止
が困難な大規模システムに適用しても、回路情報の信頼
性を保持しつつシステムを運行することができる。すな
わち、システムの動作の信頼性を向上させることができ
る。
【図１】本発明の第１および第２の実施例によるフィー
ルドプログラマブルゲートアレイ（ＦＰＧＡ）の全体構
成を示す図である。
ルドプログラマブルゲートアレイ（ＦＰＧＡ）の全体構
成を示す図である。
【図２】同ＦＰＧＡのメモリ制御部２の概略構成を示す
図である。
図である。
【図３】本発明の第１の実施例によるＦＰＧＡの制御メ
モリ３の概略構成を示す図である。
モリ３の概略構成を示す図である。
【図４】同ＦＰＧＡの論理ブロック部４の概略構成を示
す図である。
す図である。
【図５】本発明の第２の実施例によるＦＰＧＡの制御メ
モリ３の概略構成を示す図である。
モリ３の概略構成を示す図である。
【図６】同ＦＰＧＡの論理ブロック部４の概略構成を示
す図である。
す図である。
１ ＦＰＧＡチップ ２ メモリ制御部 ３ 制御メモリ ４ 論理ブロック
部 ５ プログラマブルスイッチ部 ６ 入出力ブロッ
ク部 ７ メモリアドレス入力 ８ メモリ制御入
力 ９ メモリデータ入出力 １０ メモリワー
ド線 １１ メモリライトディセーブル線 １２ メモリデー
タ １３ スイッチ制御線 １４ 論理ブロッ
ク入力線 １５ 論理ブロック出力線 １６ 配線セグメ
ント １７ データ線 ３０ メモリセル ３４ ＡＮＤゲート ３５ メモリデー
タ制御回路 ４０−１，４０−２，… ルックアップテーブルメモリ ４１ ルックアップテーブルアドレスデコーダ ４３ トライステートバッファ
部 ５ プログラマブルスイッチ部 ６ 入出力ブロッ
ク部 ７ メモリアドレス入力 ８ メモリ制御入
力 ９ メモリデータ入出力 １０ メモリワー
ド線 １１ メモリライトディセーブル線 １２ メモリデー
タ １３ スイッチ制御線 １４ 論理ブロッ
ク入力線 １５ 論理ブロック出力線 １６ 配線セグメ
ント １７ データ線 ３０ メモリセル ３４ ＡＮＤゲート ３５ メモリデー
タ制御回路 ４０−１，４０−２，… ルックアップテーブルメモリ ４１ ルックアップテーブルアドレスデコーダ ４３ トライステートバッファ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/277 G01R 31/28 - 31/30 H01L 21/82 H03K 19/177
Claims (2)
- 【請求項１】 ディジタル論理回路の論理実現部分と、
複数の論理実現部分を相互に接続する接続部分のデータ
の保持とを、それぞれランダムアクセスメモリにより実
現するフィールドプログラマブルゲートアレイであっ
て、各ランダムアクセスメモリ内部のメモリセルに、デ
バイス内部の論理実現用とデバイス外部へのデータ読み
出し用として、２系統の読み出し線を独立に接続し、前
記２系統の読み出し線のうち、デバイス内部の論理実現
用の読み出し線をアクティブ、あるいはインアクティブ
のいずれか一方の状態とする制御機構と、前記２系統の
読み出し線のうち、デバイス外部へのデータ読み出し用
の読み出し線をアクティブ、あるいはインアクティブの
いずれか一方の状態とする制御機構との２系統の制御機
構を独立に備え、前記２系統の制御機構は、それぞれ独
立に作動することを特徴とするフィールドプログラマブ
ルゲートアレイ。 - 【請求項２】 複数のメモリセルからなるランダムアク
セスメモリを有するルックアップテーブルにより論理を
実現する複数の論理要素と、該複数の論理要素を相互に
接続する接続部分とを有し、該接続部分のデータの保持
を前記ランダムアクセスメモリにより実現するフィール
ドプログラマブルゲートアレイであって、第１のメモリ
アドレス線と、該第１のメモリアドレス線が入力端に接
続される第１のアドレスデコーダと、前記複数のメモリ
セルから出力される複数のメモリ出力信号から、前記第
１のアドレスデコーダの出力信号に応じて、１つのメモ
リ出力信号を選択する第１のメモリセル選択手段とを備
えるともに、前記ルックアップテーブル内に、第２のメ
モリアドレス線と、該第２のメモリアドレス線が入力端
に接続される第２のアドレスデコーダと、前記複数のメ
モリ出力信号から、前記第２のアドレスデコーダの出力
信号に応じて、前記第１のメモリセル選択手段とは独立
して、１つのメモリ出力信号を選択する第２のメモリセ
ル選択手段とを有することを特徴とするフィールドプロ
グラマブルゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13766894A JP3199343B2 (ja) | 1994-06-20 | 1994-06-20 | フィールドプログラマブルゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13766894A JP3199343B2 (ja) | 1994-06-20 | 1994-06-20 | フィールドプログラマブルゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086809A JPH086809A (ja) | 1996-01-12 |
| JP3199343B2 true JP3199343B2 (ja) | 2001-08-20 |
Family
ID=15204029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13766894A Expired - Fee Related JP3199343B2 (ja) | 1994-06-20 | 1994-06-20 | フィールドプログラマブルゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199343B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6428631B1 (en) | 1998-07-16 | 2002-08-06 | Nippon Steel Corporation | High-strength steel sheet having excellent formality and resistance to softening of the heat affected zone after welding |
| US6709535B2 (en) | 2002-05-30 | 2004-03-23 | Kobe Steel, Ltd. | Superhigh-strength dual-phase steel sheet of excellent fatigue characteristic in a spot welded joint |
| US9411528B1 (en) | 2015-04-22 | 2016-08-09 | Ryft Systems, Inc. | Storage management systems and methods |
| US9411613B1 (en) | 2015-04-22 | 2016-08-09 | Ryft Systems, Inc. | Systems and methods for managing execution of specialized processors |
| US9542244B2 (en) | 2015-04-22 | 2017-01-10 | Ryft Systems, Inc. | Systems and methods for performing primitive tasks using specialized processors |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101878528B1 (ko) * | 2014-09-17 | 2018-07-13 | 서울대학교산학협력단 | 현장 프로그래머블 아날로그 어레이 및 이를 이용한 현장 프로그래머블 혼성신호 어레이 |
-
1994
- 1994-06-20 JP JP13766894A patent/JP3199343B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6428631B1 (en) | 1998-07-16 | 2002-08-06 | Nippon Steel Corporation | High-strength steel sheet having excellent formality and resistance to softening of the heat affected zone after welding |
| US6709535B2 (en) | 2002-05-30 | 2004-03-23 | Kobe Steel, Ltd. | Superhigh-strength dual-phase steel sheet of excellent fatigue characteristic in a spot welded joint |
| US9411528B1 (en) | 2015-04-22 | 2016-08-09 | Ryft Systems, Inc. | Storage management systems and methods |
| US9411613B1 (en) | 2015-04-22 | 2016-08-09 | Ryft Systems, Inc. | Systems and methods for managing execution of specialized processors |
| US9542244B2 (en) | 2015-04-22 | 2017-01-10 | Ryft Systems, Inc. | Systems and methods for performing primitive tasks using specialized processors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH086809A (ja) | 1996-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |