JPH01137500A - 埋込み２進パターンを有するメモリ・アレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は埋込み読取り専用パターンをもつ読み書きメモ
リ装置に関し、さらに、そのパターンを設ける方法に関
する。この埋込み読取り専用パターンは、埋め込まれた
自己検査パターンをもつメモリ・アレイ装置で特に宵月
であることが示される。

Ｂ、従来の技術 読み書き型の静的及び動的メモリを含めて、多数のメモ
リ・アレイ装置が当技術で周知である。本明細書では本
発明を静的読み書きメモリに関して説明するが、本発明
はこのタイプのメモリ・アレイ装置での使用に限られる
ものではないことに留意されたい。

第２図は、一方の側にＴ１、Ｔ２及びＴ３、他方の側に
Ｔ４、Ｔ５及びＴ６の６個のトランジスタの左右対称な
構成をもつ、従来技術のトランジスタ６個を含む静的メ
モリ・セル１０を示す。好ましい実施例の説明では、こ
れらのトランジスタは、それぞれ、ソース、ゲート及び
ドレイン端子をもつ、ＦＥＴトランジスタとして説明す
る。電圧Ｖｄｄが、トランジスタＴ２とＴ４のソース及
びゲート端子に加えられる。Ｔ２とＴ４のドレイン端子
は、それぞれノード５０及び６０に接続されている。ノ
ード５０と６０には、交差結合されたトランジスタＴ３
とＴ５のソースとゲート端子も接続され下いる・Ｔ３と
Ｔ５のドレイ・端子は、ノード７０を介して接地されて
いる。ノード５０と６０には、それぞれトランジスタＴ
１とＴ６の、、イ、端子も接続されｓ’　）　５　′、
／ジュタＴ１とＴ６のゲート端子は、メモリ・セル１０
のワード線３０に接続されている。さらに、トランジス
タＴＩとＴ６のソース端子は、メモリ・セル１０のビッ
ト線２０に接続されている。

メモリの動作中、Ｔ３とＴ５の交差結合構成は双安定ラ
ッチとして機能する。ラッチの状態は、ビット線２０と
ワード線３ｏを用いてセットまたは読み取ることができ
る。書込み動作を実行するには、不均衡な電圧をノード
５ｏと８０の両端間に加えて、交差結合トランジスタＴ
３とＴ５を２つの双安定状態の１つに設定させる。その
際論理１または０を表す電圧がノード５ｏで維持され、
逆の論理値を表す電圧がノード６０で維持される。

第３図は、第２図に示したタイプのセル１０から構成さ
れるメモリ・アレイの単純化した構成図である。例とし
てメモリ・アレイの一部だけを示しである。すなわち、
実際のメモリ・アレイは、通常非常に多数のメモリ・セ
ルをもち、それらは多数の行と列に沿って配列されてい
る。図のメモリ・アレイの行の例は、メモリ・セルＡ１
１、Ａｌ１、Ａ１３、・・・、から成る第１行である。

同様に、メモリ・アレイの列の例は、メモリ・セルＡ１
１、Ａ２１、・・・、から成る第１列である。ビット線
とワード線は、本発明の説明では重要でないので、省略
しである。第２図から分かるように、メモリ・セルの端
子４０は線１１０に接続され、線１１０はＶｄｄで示さ
れる単一電源に接続可能である。

第１図及び第２図を参照して説明したメモリ・アレイ装
置は今日の世界で非常に多く使用されているが、メモリ
・アレイが適切に機能しているがどうかを判定する検査
の問題がある。この点に関して、以下のように数多くの
検査方法が提案されている。

ボーシェスヌ（Ｂｅａｕｃｈｅｓｎｅ　）等の米国特許
第４４８１８２７号では、メモリ・アレイにアクセスし
直接検査する間に高インピーダンスを示す回路を使って
、電子組立体内のメモリ・アレイの検査が行なわれる。

キャヴアリエール（Ｃａｖａｌｆｅｒｅ　）等の米国特
許第３９８１２５４号では、読取り専用メモリの入出力
回路を迂回して、埋込みアレイにアクセスして直接検査
することができる。

ジ日コツトン（Ｊｏｃｃｏｔｔｏｎ　）等の米国特許第
４３３２０２８号及びエバースマン（Ｅｂｅｒｓｍａｎ
　）等の米国特許第３８０５１５２号には、外部再循環
技術を使ってメモリ・アレイの交流パラメータを測定す
る方法が開示されている。

最後に、アイヒエルベルガ−（Ｅｉｃｈｅｌｂｅｒｇｅ
ｒ　）等の米国第３９８１２５２号では、埋込みメモリ
・アレイに関連する回路をカウンタに変えて、その出力
をメモリ・アレイからの出力と比較することにより、検
査ができる。

Ｃ０発明が解決しようとする問題点 上記の検査方法及び従来技術の検査方法一般では、２進
検査パターンを外部からメモリにロードし、次いでメモ
リからアンロードして、メモリが適切に動作するかどう
か検査しなければならない。

この手順は、２進検査パターンを外部装置で記憶し生成
しなければならず、かつメモリ装置への２進検査パター
ンのローディングにより総検査時間が増加するので、不
都合である。したがって、２進検査パターンを外部で生
成させ次いでロードする必要のない、新しい方法が求め
られている。具体的に言うと、自己検査パターンとして
使用できる埋込み２進パターンを記憶できるメモリ装置
が求められている。

したがって、本発明の重要な目的は、埋込み２進パター
ンをもつメモリ・アレイを実現するメモリ・アレイ装置
と方法を提供することにある。

本発明の他の目的は、埋込み自己検査２進パターンをも
つメモリ・アレイを実現するメモリ装置と方法を提供す
ることにある。

さらに他の目的は、２進検査パターンを記憶または生成
するために外部装置を必要とせず、メモリ・アレイ装置
が検査できるようにすることである。

さらに他の目的は、外部２進検査パターンをメモリ・ア
レイにロードする必要なく、メモリ・アレイ装置が検査
できるようにすることである。

Ｄ０問題点を解決するための手段 本発明は、上記の必要性を溝たす独特なメモリ・アレイ
装置を提供する。

具体的に言うと、本発明は、対称なメモリ・セルを分割
して分割されたメモリ・セルの両方の側に別々の電圧線
を設けるという方法を利用する。

両方の電圧線が同じ電圧レベルで付勢される場合、分割
されたメモリ・セルは通常のメモリ・セルとして機能す
る。電圧線が異なる電圧レベルで付勢される場合、分割
されたメモリ・セルは埋め込まれた２進ビツトを示すよ
うに動作する。こうした分割メモリ・セルが第１の電圧
線と第２の電圧線をもつメモリ・アレイの形に構成され
る場合、埋め込まれた読取り専用２進パターンをもつメ
モリ・アレイ装置が形成される。

したがって、本発明は、埋込み２進パターンをもつメモ
リ・アレイ装置に関する。そのメモリ・アレイ装置は双
安定セルのアレイをもち、各セルは当該のアドレス値に
関連している。メモリ・アレイ装置は、第１の電圧線と
第２の電圧線を含み、双安定セルはそれぞれ第１の電圧
線または第２の電圧線に選択的に接続される第１と第２
の側で構成されて、（ａ）第１と第２の電圧線が同じレ
ベルで付勢されるとき、双安定セルがそれぞれ双安定モ
ードで機能し、（ｂ）第１と第２の電圧線が異なる電圧
レベルで付勢されるとき、双安定セルは埋込み２進パタ
ーン・モードで機能するようになっており、双安定セル
はそれぞれ第１と第２の電圧線への各双安定セルの選択
された接続に対応する論理値に設定される。

Ｅ、実施例 本発明のメモリ・セル２１０の好ましい実施例を第１図
に示す。メモリ・セル２１０はメモリ・セルの第１の側
２６０とメモリ・セルの第２の側２７０に分割されてい
る。この分割は第１と第２の電圧端子２４０と２５０を
介して実施される。

これらの電圧端子はそれぞれ、Ｔ２とＴ４のドレインと
ゲート端子に接続されている。第１図のメモリ・セルの
残りの部分は、第２図の従来技術のメモリ・セル１０に
関して説明したのと同じである。

上記の構成により、メモリ・セル２１０は２つの異なる
モードで動作することができる。第１に、第１と第２の
電圧端子２４０及び２５０に同じ電圧レベルが加えられ
たとき、メモリ・セル２１０は通常のメモリ・セル・モ
ードで動作する。すなわち、メモリ・セル２１０は第２
図の従来技術のメモリ・セルと同じ双安定方式で動作し
、論理１または論理Ｏに設定されることができる。

しかし、第１と第２の電圧端子２４０と２５０に異なる
電圧レベルが加えられたときは、メモリ・セル２１０は
第２の埋込み２進ビツト・モードで動作する。電圧の差
が、交差結合されたトランジスタＴ３とＴ５の不均衡を
引き起こす。したがって、交差結合されたトランジスタ
Ｔ３とＴ５から形成される回路は、電圧ＶｄｄｌとＶｄ
ｄ２のどちらが最初に付勢されるかに応じて、強制的に
論理ｒｌＪまたは「２」を示すように設定される。

本発明のこの態様は、第４図ないし第６図に関して説明
するのが最もわかりやすい。

第４図は、第１図に関して説明したメモリ・セルで構成
されるメモリ・アレイの単純化した回路図である。明確
かつ単純にするために、ワード線、ビット線及びアドレ
ス回路は示してない。すなわち、メモリ・アレイにアク
セスする方法と回路は、当技術分野で周知である。

第４図に示すメモリ・アレイは行と列から構成され、た
とえば、行１はメモリ・セルＭＩ　Ｌ　Ｍ１２、Ｍ２Ｓ
、Ｍ１４、Ｍ１５、・・・、から構成され、列１はメモ
リ・セルＭｌ　１、Ｍ２１、・・・、から構成される。

メモリ・アレイは、第１の電圧線２８０と第２の電圧線
２９０をも備えている。各メモリ・セルの第１の電圧端
子２４０は、第１の電圧線２８０または第２の電圧線２
９０の一方に選択的に接続される。各メモリ・セルの第
２の電圧端子２５０は電圧線２８０または２９０のうち
第１？Ｉ！圧端子２４０に接続されていない方に接続さ
れる。すなわち、メモリ・アレイの各メモリ・セルは、
２つの電圧端子をもち、それらの電圧端子は、第１の電
圧線２８０と第２の電圧線２９０に逆に接続される。−
例を挙げると、メモリ・セルＭｌｌは、その第１の電圧
端子２４０が第１の電圧線２８０に接続され、第２の電
圧端子２５０が第２の電圧［２９０に接続される。メモ
リ・セルＭ１２は逆に接続され、その第１の電圧端子２
４０が第２の電圧線２θＯに接続され、第２の電圧端子
２５０が第１電圧！１２８０に接続される。

アレイの残りのメモリ・セルも、以下に説明する２つの
方式のどちらか一方で接続される。

本発明のメモリ・セル２１０から構成され、図のように
接続されたメモリ・アレイでは、第４図のメモリ・アレ
イも異なる２つのモードで動作することができる。第１
に、第１及び第２の電圧線２８０と２９０が同じ電圧レ
ベルで付勢される場合、メモリ・アレイは通常の双方向
メモリ・アレイ・モードで動作する。すなわち、それは
第２図に示した従来技術のメモリ・アレイと同じ方式で
動作する。

第４図に示すメモリ・アレイの動作の第２のモードは、
第４図、第５図及び第８図に関して説明する埋込み２進
パターン・モードである。

第４図では、第１の電圧Ｖｄｄｌが、図のように第１の
電圧線２８０に印加され、第２電圧Ｖｄｄ２が、図のよ
うに第２の電圧線２９０に印加される。第１の電圧線２
８０に印加された電圧Ｖｄｄｉが、第２の電圧線２９０
に印加された第２電圧Ｖｄｄ２とは異なるレベルのとき
、メモリ・アレイは埋込み２進パターン・モードで動作
する。

異なる電圧レベルの例は、第５Ａ図の電圧図に示されて
いる。図では、電圧Ｖｄｄｌは時刻Ｔ＝１とＴ＝２の間
に電圧Ｖｄｄ２より高いレベルにある。

第６Ｂ図は、第５Ａ図に示した電圧波形が第１及び第２
の電圧線２８０と２９０に加えられたとき、第４図のメ
モリ・アレイが示す埋込み２進パターンの一部分の例で
ある。具体的に言うと、第５Ｂ図は、第４図に示したメ
モリ・アレイの第１行の埋込み２進パターン（ＥＢＰ）
出力を示す。

すなわち、第１の電圧線２８０に加えられた電圧Ｖｄｄ
ｌが第２の電圧線２８０に加えられた電圧Ｖｄｄ２と異
なるレベルである場合、メモリ・セルＭ１１、Ｍｌ３及
びＭｌ４は論理「１」を示す。

これは、第１の電圧線２８０に接続されている第４図の
メモリ・アレイのメモリ中セルＭｌ　１、Ｍｌ３及びＭ
ｌ４のそれぞれの第１の電圧端子２４０に直接対応する
。逆に、アレイのメモリ・セルＭ１２とＭｌ５は、それ
らの第１の電圧端子２４０が第２の電圧線２８０に接続
されているので、メモリ・セルＭ１２とＭｌ５は第５Ｂ
図に示すように論理「０」を示す。すなわち、メモリ・
セルＭ１１、Ｍｌ２、Ｍｌ３、Ｍｌ４及びＭｌむから成
るメモリ・アレイの部分は、埋込み２進パターン１０１
１０に対応するＥＰＢ出力をもつ。ここで明らかなよう
に、第４図のメモリ・アレイの第１及び第２の電圧端子
２４０と２５０は、任意の望ましい埋込み２進パターン
がアレイに埋め込まれるように、それぞれ第１の電圧線
２８０または第２の電圧線２８０のどちらか一方に選択
的に接続される。この埋込み２進パターンは、実際には
メモリ・アレイの構成にハードワイヤ接続されているめ
で、そのメモリ・アレイに付随する永久パターンである
。

ここで、第１及び第２の動作モード間の移行について論
じる。第１に、読み書きモードから埋込みパターン・モ
ードに移行するには、前述したように、２本の電圧線２
８０と２８０間で不均衡を発生させなければならない。

この不均衡の結果、メモリ・セルは、実際に、ハードワ
イヤ接続された埋込み２進パターンにリセットされ、そ
れを当該のワード線とビット線を用いて読み出すことが
できる。このリセット動作の結果、メモリ・アレイに以
前に記憶された読み書きデータが失われることに特に注
意されたい。

埋込み２進パターン・モードになると、２つの電圧線の
不均衡を維持して、メモリ・アレイを埋込み２進パター
ンに効果的にロックすることができ、あるいは電圧線を
その後も同じ電圧レベルに付勢して、読み書きモードに
戻ることができる。

読み書きモードに戻る場合、メモリ・セルは依然として
埋込み２進パターンを表示する。しかし、この場合は、
メモリ・セルの両方の側に等しい電圧が加えられるため
にメモリ・セルはこのとき読み古きモードで動作してい
るので、パターンを重ね書きすることができる。

本発明の他の実施例では、メモリ・アレイを付勢して、
補数埋込み２進パターンを表示させることもできる。上
記の説明では、電圧Ｖｄｄｌの方がＶｄｄ２より高いレ
ベルにあるときに、埋込み２進パターンが作成された。

第６Ａ図に示すように電圧Ｖｄｄ２の方がＶｄｄｌより
高い電圧レベルで印加される場合、第６Ｂ図に示すよう
な補数埋込み２進パターンが表示される。すなわち、メ
モリ・セルＭＩ　Ｌ　Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２Ｓ
から成るメモリ・アレイ部分は、埋込み２進パターン０
１００１に対応するＥＢＰ出力をもつ。

このパターンは第５Ｂ図に示した埋込み２進パターンの
補数パターンである。　゛ 以上要約すると、２つの電圧端子が異なる電圧で付勢さ
れるとき、埋込み２進パターンを表示できる追加機能を
もつ、読み書きメモリ・アレイが構成できることが分か
る。この追加機能は、多数の適用業務で使用されている
。第１の例として、埋込み２進パターンが１組のマシン
命苓に対応するように調整されるように、メモリ・セル
の両方の側を選択的に接続することができる。これらの
命令を使用する適用業務は、メモリ・デバイスを起動中
には読取り専用初期設定命令を供給させ、次いで動作中
には読み書き記憶メモリとして機能させるものである。

第２の適用業務では、メモリ装置は通常の動作中には読
み書きメモリとして機能し、緊急動作中には緊急命令を
供給する働きをする。

１組のマシン命令を供給する他に、本発明の他の重要な
用途は、メモリ装置が正確に動作するかどうかの検査に
関する。上記のように、従来技術の検査方法は、２進検
査パターンを記憶しロードするのに外部゛デバイスが必
要な点で効率が悪かった。本発明を用いると、自己検査
パターンをメモリ・アレイに埋め込むことにより、この
効率の悪さを回避することができる。電圧端子を異なる
電圧で付勢することにより、外部デバイスを使って、メ
モリ・アレイが正確に動作するかどうか検査するための
自己検査パターンを読み出すことができる。この方法は
、検査パターンを発生させてメモリ・アレイにロードす
る必要がないため、総検査時間が減少する点で魅力があ
る。

別個の外部検査装置を用いるよりも精巧な方法で、普通
なら外部装置によって実行される多くの命令を内蔵する
メモリ装置を構成することができ′る。以下の説明では
、この方法を使用するメモリ・アレイ８置について説明
する。ただし、この検査構造をそれぞれ外部のメモリ・
アレイＩＣから作成された離散構成にすることもできる
ことに注意されたい。

第７Ａ図に、第４図に関して説明したような本発明のメ
モリ・アレイを利用するメモリ・アレイ装置６１０の好
ましい実施例を示す。メモリ・アレイ装置６１０は、４
本のアレイ・アドレス入力線Ａｌ−Ａ４．４木のアレイ
・データ入力線１１−１４及び４本のアレイ・データ出
力線ＤＩ−Ｄ４をもつメモリ・アレイ６２０を有する。

通常動作モードのとき、アドレッシングは、装置アドレ
ス入力線６５０にアドレスを送ることによって実行され
る。そのアドレスは次に、ラッチ八〇６０の入力に供給
される。ラッチ八〇６０は、通常読み書き線６７０によ
って制御される。通常読み書き線６７０によってラッチ
Ａ６６０が選択されると、ラッチＡの入力のアドレスが
ラッチされ、アレイ・アドレス入力線６８０に供給され
る。

通常動作モードで書込み動作を希望する場合、書込みデ
ータが装置データ入力線３００に供給される。書込みデ
ータは装置データ入力線３００を介してラッチＤ３１０
の入力に供給される。ラッチＤ３１０は書込み端子と線
３２０を介して供給される信号によってオンになる。ラ
ッチＤ３１０がオンになると、その入力の書込みデータ
は、４本のアレイ・データ入力線ｌｌ−Ｉ４に渡され、
したがって、アレイ６２０に書き込まれる。

通常読取り動作を希望する場合も、アドレッシングは上
記のように行なわれる。ただし、ラッチＤ３１０はオフ
になり、メモリ・アレイθ２０がアレイ・データ出力を
線６９０を介して装置データ出力端子７００に供給する
。上記の通常動作モードでは、第１の電圧線２８０と第
２の電圧線２９０は、同じレベルの電圧で付勢されるの
で、通常読取り動作モードでは、それは、メモリ・アレ
イ６２０から出力されている埋込み２進パターンではな
く、以前に入力されその特定のメモリ位置に記憶された
データである。

ちなみに、他の周知のラッチ構成をラッチＡ−りに使用
することもできる。しかし、実験によりゲート・スイッ
チとして使用したＦＥＴ増幅器が遅延が最小となる好ま
しい実施例であることが判明した。

メモリ・アレイ装置８１０の第２の動作モードは、自己
検査２進パターン・モードである。このモードでは、ラ
ッチＡ３６０は、通常読み書き線６７０によってオフに
なり、その入力のアドレス値をメモリ・アレイ６２０に
ラッチしない。自己検査２進パターン・モードでメモリ
・アレイ装置６１０を動作するには、メモリ・アレイ８
２０の電圧線２８０と２９０を異なる電圧で付勢する。

すなわち、第４図ないし第６図に関して先に説明したの
と同じ動作モードである。

自己検査２進パタ一ン動作モードでは、アドレスがアレ
イ・アドレス入力線Ａｌ−Ａ４を介してメモリ・アレイ
６２０に入力される。それに応じて、埋込み２進データ
がアレイ・データ出力線ＤＩないしＤ４から出力される
。こうした埋込み２進パターン出力はアレイ・データ出
力線８９０上に出力され、装置出力データ線７００上に
現れる。

アレイ・データ。出力線６９０上の埋込み２進パターン
出力はまた、帰還線７３０を介して帰還遅延回路７４０
に伝播する。帰還遅延回路７４０の出力は、帰還線７５
０上に現れ、ラッチ０７６０の入力に供給される。ラッ
チＣ７６０からの出力は帰還線７７０上に現れ、ラッチ
８７８０に供給される。埋込み２進パターン・モード中
に、ラッチＢはＥＢＰ検査端子と線８００によってオン
に選択される。ラッチＢ７８０がオンに選択されると、
その入力端のデータが流れて、帰還線７９０上に出力と
して現れる。帰還線７θＯはアレイ・アドレス入力線Ａ
１ないしＡ４にデータを供給する。

すなわち、アレイ・データ出力線８９０、帰還線７３０
、帰還遅延回路７４０１帰還線７５０、ラッチＣ７６０
、帰還線７７０、ラッチＢ７８０、帰還線７９０及びア
レイ・アドレス入力線６８０から構成される、メモリ・
アレイ８２０の埋込み２進パターン出力の帰還ループが
構成されている。

この帰還ループ上での埋込み２進パターン・データの流
れは、ラッチＣ７６０をラッチすることによって制御さ
れる。この制御はラッチ・クロック端子、線８１０及び
８２０を介して実施され、ラッチ・クロック・パルスが
ラッチＣ７６０に印加されて望ましい速度で帰還の流れ
を制御する。帰還遅延回路７４０も、それが帰還ループ
中での埋込み２進パターン・データの流れを遅延させて
競合吠態の発生を防止するので、帰還動作で重要である
。帰還遅延回路７４０は、メモリ・アレイ６２０のアク
セス時間Ｔａｃｃより長い遅延時間をもたらすように設
計されている。アクセス時間ＴａＣＣは、アレイ・アド
レス入力にアドレスが供給された後、メモリ・アレイの
出力にデータが現れる時間であると定義される。

メモリ・アレイ装置６１０は、複数人力シフト・レジス
タ（ＭＩ　ＳＲ）？２０も備えている。ＭＩＳＲ７２０
は、アレイ・データ出力線６９０とＭＩＳＲ入力線７１
０を介してその入力端で埋込み２進パターン・データを
受は取る。第７Ａ図に示す実施例では、ラッチ・クロッ
ク端子に印加されるクロック・パルスも、線８１０と８
３０を介してＭＩＳＲ記録クロック端子に印加される。

すなわち°、ラッチ・クリック端子に印加されるすべて
のクロック・パルスが、ＭＩＳＲ記録クロック端子にも
印加される。帰還ループがクロック・パルスによってラ
ッチＣ７６０に対しラッチされるたびに、ＭＩＳＲはそ
の入力端で利用できる埋込み２進パターン出力を記録す
る。ＭＩＳＲ７２０の容量は、遭遇することが予想され
る２進検査パターンの全体を記憶するのに十分でなけれ
ばならない。

埋込み２進パターン出力のサイクル全体がＭ・ｌ５Ｒ７
２０に記録されると、記憶されたパターン出力はＭＩＳ
Ｒ？２０から走査出力端子８６０を介して読み取られる
。ＭＩＳＲ７２０からの走査出力は、走査クロック端子
８５０に印加される走査クロック・パルスによって制御
される。すなわち、ＭＩＳＲ７２０に記憶される埋込み
２進パターン出力のサイクルは、帰還ループよりも速い
または遅い速度で読み出される。

複数入力シフト・レジスタ（ＭＩＳＲ）７２０に関する
他のを用な機構は、走査入力端子８４０である。この機
構は、ＭＩＳＲ？２０が走査線端子８４０を介して既知
の検査パターンを読み込むことによって検査できる点で
重要である。走査入力端子を介するＭＩＳＲ７２０への
走査入力も、走査クロック端子８５０に印加される走査
クロック・パルスによって制御される。既知の検査パタ
ーンがＭＩ　５Ｒ７２０に走査入力されると、検査パタ
ーンを走査出力端子を介して走査出力し、ＭＩＳＲ７２
０が正確に動作するかどうか検査することができる。

以上、自己検査機能をもつメモリ・アレイ装置６１０に
ついて説明してきた。この自己検査機能については、第
７Ｂ図に関して次に詳しく説明する。第７Ｂ図は、アド
レス入力とその結果得られる埋込み自己検査パターン・
データ出力を示す流れ図である。これらのデータ出力の
アレイ・アドレス入力への帰還を、流れ図の各矢印によ
って示す。

第７Ｂ図で、アドレスｏｏｏｏが、自己検査２進パター
ン・モードの始めにアレイ・アドレス入力線に印加され
る。ラッチＡ６６０とラッチＢ７８０をオフにすること
により、このアドレス０ＯＯＯをアレイ・アドレス入力
で確保することができる。第７Ｂ図では、アレイ・アド
レス入力が００００のとき、埋込み自己検査パターン・
データは０００１となる。すなわち、この埋込み自己検
査パターン・データ出力０００１は、アレイ・データ出
力ＤＩ−Ｄ４から出て、第７Ａ図のアレイ・データ出力
線６９０上に現れ、次いでアレイ・データ出力線６９０
、帰還線７３０１帰還遅延回路７４０、帰還線７５０、
ラッチＣ７６０、帰還線７７０、ラッチＢ７８０、帰還
線７９０、アレイ・アドレス入力線６８０を介して帰還
ループ中を伝播する。この場合も、帰還遅延回路７４０
は、競合状態の発生を防止するのに十分な遅延をもたら
すことに留意されたい。埋込み自己検査パターン・デー
タ出力０００１も、アレイ・データ出力線８９０とＭＩ
ＳＲ入力線７１０上を伝播し、ＭＩＳＲ７２０の入力に
供給される。ＭＩＳＲ記録クロック端子の次のクロック
・パルスが到着すると、埋込み自己検査パターンデータ
出力０００１がＭＩＳＲ７２０に記録される。

第７Ｂ図を再び参照すると、新しい帰還アレイ・アドレ
ス人力０００１が埋込み自己検査パターン・データ出力
００１０を発生させ、それがアレイ・データ出力Ｄｉ−
Ｄ４に現れ、帰還ループ中を伝播して、上記で説明した
ようにＭＩＳＲ７２０に記録される。

第７Ｂ図から、自己検査埋込み２進パターン・モードで
動作するメモリ・アレイθ２０は、好ましい実施例の２
進カウント・シーケンスを示すようにプログラミングさ
れていることがわかる。この２進カウント・シーケンス
出力はアレイ・アドレス入力にフィードバックされて、
２道順次カウント方式でアドレッシングが続けられる。

第７Ｂ図に示すように、最終的な埋込み自己検査パター
ン・データ出力００００は、それを使って終了状態を示
すことができ、あるいはそれをアレイ・アドレス入力に
フィードバックして、メモリ・アレイ装置８１０を次の
自己検査サイクルに進ませることができる。

完全な検査動作を実行するには、メモリ・アレイ８２０
を、通常の埋込み自己検査パターンについて第７Ａ図と
第７Ｂ図に関して説明したのと同じ方式で、補数埋込み
自己検査パターンを用いて検査しなけれｔｉならない。

しかし、検査動作のこの部分の間に、自己検査手順を正
しく働かせるためインバータを帰還経路上のどこかに設
けて、補数パターンを反転させなければならないことに
注意されたい。このことは、後で説明する第１１図の好
ましい実施例に関しても当てはまる。本発明を実施する
のに適した１つの方法は、帰還遅延ブロック７４０中で
プログラム式排他的ＯＲを使用することである。

第８Ａ図ないし第８Ｆ図に、第７Ａ図のメモリ・アレイ
装置６１０の様々な位置のタイミング信号を示す。これ
らのタイミング信号は、埋込み２進パターン・モードで
動作するメモリ・アレイ装置６１０に対するものである
ことに注意されたい。

第８Ａ図及び第８Ｂ図で、ラッチＡとＢはそれぞれオフ
になっている。２進検査パターン・カウント・シーケン
スの始めに、第７Ｂ図に関する説明で説明したように、
これによってｏｏｏｏのアレイ・アドレス入力が保証さ
れる。ラッチＡは、その検査サイクルを通してオフのま
まであり、メモリ・アレイ装ｒ！！ｔ８１０が通常読み
書き方式で動作しないようにする。逆に、ラッチＢはｔ
＝２でオンになり、メモリ・アレイ装置６１０が埋込み
２進自己検査パターン・モードで動作できるようになる
。すなわち、ラッチＢがオンになると、帰還ループが活
動化され、ラッチＣに印加されるクロック・パルスによ
って帰還ループを介するフィードバックを制御すること
ができる。第８ｃ図は、ラッチＣとＭＩＳＲ記録クロッ
ク端子に、印加されるクロック・パルスを示す。図では
、クロック・パルスは時間ｔ＝２、ｔ＝３、ｔ＝４、・
・・、で発生する。ラッチＣにクロック・パルスが印加
される度に、帰還フローがパルス化され、メモリ・アレ
イ６２０は２進自己検査カウント・シーケンスの次のス
テップに進む。第８Ｄ図は、アレイ・データ出力Ｄ１な
いしＤ４で発生するデータ出方を示す。第８Ｅ図で、時
間Ｔａｃｃは、アレイ・アドレス入力、にアドレスが供
給されるときにアレイ装置出力にデータが現れるのに必
要なアクセス時間を表す。第８Ｅ図で、時間Ｔｄｌｙは
第２Ａ図の帰還遅延回路７４０に対して選ばれた遅延時
間を表す。選ばれた遅延時間ＴｄｌＹは、メモリ・アレ
イのアクセス時＆ＩＴａｃｃよりやや長いことに注意さ
れたい。さらに、上記のように、これは、メモリ・アレ
イ装置８１０が帰還ループ動作を利用する間に競合状態
が発生するのを防止するためである。−第８Ｆ図は、メ
モリ・アレイ８２０のアレイ・アドレス入力に印加され
るアドレスを示す。

上記の自己検査の説明では、アレイ・アドレス入力のビ
ット数がアレイ・データ出力のビット数と一致するメモ
リ・アレイ装置について説明した。

本発明は、アレイ・アドレス入力のビット数がアレイ・
データ出力のビット数とは異なる場合にも使用できる。

それらの例を第９図と第１０図に示す。

第９図では、アレイ・アドレス入力の４ビツト及びアレ
イ・デｉり出力の１２ビツトがある。

フィードバック方式で本発明を利用するには、アレイ・
データ出力の１２ビツトを４ビツトずつのグループに分
割する。第１検査サイクル中に、アレイ・データ出力の
最初の４ビツトがアレイ・アドレス入力にフィードバッ
クされる。第２検査サイクル中に、第２グループの４ビ
ツトが、アレイ・アドレス入力にフィードバックされる
。最後に、第３検査サイクル中に、アレイ・データ出力
の最後のグループの４ビツトがアレイ・アドレス入力に
フィードバックされる。こうして、アレイ・データ出力
の１２ビツトすべてについて検査が行なわれる。

第１０図には、逆が真の場合、すなわち、アレイ・アド
レス入力のビット数がアレイ・データ出力のビット数を
越える場合を示す。具体的に言うと、アレイ・アドレス
入力は１２ビツトから構成されるが、アレイ・データ出
力は４ビツトから構成される。この状況は、第８図に関
して説明したのと同じ方式で取り扱うことができる。し
がし、帰還動作は複雑になり、４つの出力ビツトを使用
して１２ビツトのアドレッシングを増分する。通常、ア
ドレス入力ビットよりデータ出力ビットの方が多いメモ
リ・アレイ装置が一般的なので、この複雑な動作につい
ては説明しない。

第１１図では、メモリ・アレイ装置６１０を、埋込み２
進パターンをもつ自己検査の実行を１サイクルの間に制
限する構成をも含む他の実施例と共に示す。第１１図に
示したメモリ・アレイ装置６１０の回路の大部分は、第
７Ａ図に関して示し説明したものと同じである。メモリ
・アレイ装置６１０に、停止回路９００とＭＩＳＲ記録
クロック回路１０００が追加されている。

停止回路９００の構造について説明すると、第７Ａ図で
は線８００とラッチＢに接続されていたＥＢＰ検査端子
が、ＲＳフリップ・フロップ９４０のＳ入力に接続され
ている。ＲＳフリップ・フロップ９４０からのＱ出力は
、線９Ｅ３０と８００を介してラッチＢに供給され、ま
た線９６０と１０６０を介してＭＩＳＲ記録クロック回
路１０００に供給される。最後に、ＲＳフリップ・フロ
ップ９４０からのＱ出力は、線９６０を介してメモリ・
アレイ装置６１０から開始停止波形端子にも出力される
。

開始停止回路９００の構造中で、線６８０上に現れるア
レイ・アドレス入力が反転グループ９１０によって反転
され、ＡＮＤゲート９２０の入力に印加される。ＡＮＤ
ゲート９２０の出力はインバータ／ＡＮＤグループ１０
２ＯＡを介してＯＲゲート９３０の第１入力に印加され
る。ＯＲゲート９３０の第２人力はリセット端子から線
９５０を介して供給される。ＯＲゲート９３０からの出
力は、ＲＳフリップ・フロップ９４０のＲ入力に印加さ
れる。

ＭＩ　ＳＲ記録クロック回路１０００の構造の説明に移
ると、アレイ・アドレス入力の最下位ピッ）　（ＬＳＢ
）が線１０１０を介してＭＩＳＲ記録クロック回路１０
００に供給され、まず第１のインバータ／ＡＮＤグルー
プ１０２０に印加される。

グループ１０２０の出力は、ＯＲアゲ−１０４０の第１
人力に印加される。線１０１０上の最下位ビットは第２
のインバータ／ＡＮＤグループ１０３０にも印加される
。グループ１０３０の出力はＯＲアゲ−１０４０の第２
人力に印加され、ゲー）１０４０の出力はＡＮＤゲート
１０５０の第１人力に印加される。ＡＮＤゲー）１０５
０の第２人力は、ＲＳフリップ・フロップ９４０のＱ出
力から線９６０と１０６０を介して供給される。ＡＮＤ
ゲー）１０５０からの出力は、線８３０を介してＭＩＳ
Ｒ記録クロック入力に供給される。

第１１図のメモ゛Ｉノ・アレイ装置６１０の動作につい
ては、第１２図、第１３Ａ図、第１３Ｂ図及び第１４Ａ
図ないし第１４Ｇ図の波形図及びタイミング図を参考に
しながら説明する。メモリ・アレイ装置６１０の読み書
き動作及び帰還ループ動作については、既に第７Ａ図、
第７Ｂ図および第８Ａないし第８Ｆ図に関して説明した
。

自己検査サイクルでメモリ・アレイ装置６１０の動作を
開始するには、通常読み書き端子の入力を低レベルにし
て、第１４Ａ図に示すようにラッチＡをオフにする。ラ
ッチＤも同様にオフにする。

さらに、第１４Ｂ図に示すように、ラッチ・クロック端
子の入力は、ラッチＣ７！ｌ（−オンに選択されるよう
になっている。この実施例では、第７Ａ図とは逆に、ラ
ッチ・クロック端子の入力がＭＩＳＲ記録クロック入力
端子に供給されないことに注意されたい。その代わりに
、上記のように、ＭＩＳＲ記録クロック入力端子にはＭ
Ｉ　ＳＲ記録クロック回路から入力が供給される。第１
４Ｃ図で、時間ｔ＝１とｔ＝２の間にリセット・パルス
が代替リセット端子９５０を介してＲＳフリップ・フロ
ップ９４０に印加されて、ＲＳフリップ・フロップ９４
０のＱ出力が論理「０」になるように保証し、したがっ
て帰還ループのラッチＢはオフに選択され、かつＭＩＳ
Ｒ記録クロック回路１ｏｏｏは記録クロック・パルスを
発生しないようになっている。Ｑ出力のタイミング波形
は、第１４Ｅ図に示す。

自己検査サイクルを開始するため、ＥＢＰ検査端子にパ
ルスが印加され、ＲＳフリップ・フロップ９４０をセッ
トさせる。第１４Ｄ図と第１４Ｅ図に示すように、ＥＢ
Ｐ検査端子にパルスが印加されると、ＲＳフリップ・フ
ロップのＱ出力は高レベルになる。Ｑの高レベル出力は
、線９６０と８００を介して印加され、ラッチＢをオン
に選択する。ラッチＣがオンに選択され、ラッチＢもオ
ンに選択されると、帰還ループはを効に完成する。

すなわち、アレイ・データ出力は帰還ループを経てアレ
イ・アドレス入力にフィードバックされ始める。ラッチ
ＢとラッチＣが常にオンに選択されている場合、帰還ル
ープを経由するフィードバック流れの速度は、帰還遅延
回路７４０のみによって制御されることに注意されたい
。

検査サイクルが自己検査埋込み２進カウント・シーケン
スを進むとき、アレイ・アドレス入力の最下位ビットは
、第１３Ａ図に示すように高レベルと低レベルの間でト
グルされる。第１３Ａ図に示した最下位ビットの波形は
、ＭＩＳＲ記録ク記録クロ１フ クロ１フ ６０と１０６０を介して高レベルＱ出力によりオンに選
択されることに注意されたい。第１のインバータ／ＡＮ
Ｄグループ１０２０は、最下位ビットの正遷移に応じて
クロック・パルス出力を発生させるように構成されてい
る。第２のインバータ／ＡＮＤグループ１０３０は、最
下位ビットの負遷移に応じてクロックパルス出力を発生
させるように構成されている。第１のインバータ／ＡＮ
Ｄグループ１０２０からの出力と第２のインバータ／Ａ
ＮＤグループ１０３０の出力は、ＯＲゲート１０４０の
入力に供給される。ＯＲゲート１０４０は、第１のイン
バータ／ＡＮＤゲート・グループ１０２０と第２のイン
バータ／ＡＮＤグループ１０３０からのクロック・パル
ス出力を通過させ、それにより第１３Ｂ図に示すＭＩＳ
Ｒ記録クロック・パルスを発生させる。ＡＮＤゲー）１
０５０は高レベルＱ出力によってオンに選択されている
ので、このＭＩＳＲ記録クロックパルスは、ＡＮＤＮ−
ゲート中播し、線８３０を介してＭＩＳＲ記録クロック
入力に印加される。すなわち、ＭＩＳＲ記録ク記録クロ
１フ レス入力の最下位ビットが正または負に遷移するごとに
クロック・パルスを発生させる。これらのＭＩ　ＳＲ記
録クロック・パルスが入力線８３０を介してＭＩＳＲ記
録゛記録ツクロック入力されるので、ＭＩＳＲは各遷移
に対応する時間にアレイ・データ出力を記録する。

メモリ・アレイ６２０及び帰還ループに話を戻す。自己
検査２進カウント・シーケンスは、自己検査サイクルの
終わりを意味するアドレス０Ｏ００がアレイ・アドレス
入力に現れるまで続く。アレイ・アドレス入力線θ８０
上のこのアドレス００００は、インバータ・グループ９
１０によって反転され、開始停止回路９００のＡＮＤゲ
ート９２０の入力に印加される。アドレス００００が反
転されてＡＮＤゲート９２０に印加されると、ＡＮＤゲ
ー）９２０が出力を発生し、第１４Ｃ図で時間ｔ＝Ｎと
ｔ＝Ｎ＋１の間に示すように、それがＯＲゲート９３０
及びインバータ／ＡＮＤグループ１０２０と同一のイン
バータ／ＡＮＤゲート１０２０Ａを介して、ＲＳフリッ
プ・プロップ９４Ｏのリセット入力にリセット・パルス
として印加される。ＲＳフリップ・フロップ８４０がリ
セットされると、ＲＳフリップ・フロップのＱ出力は、
第１４Ｅ図で時間ｔ＝Ｎとｔ＝Ｎ＋１の間に示すように
低レベルになる。この時、ラッチＢとＭＩＳＲ記録ク記
録クロ１フ 選択され、アレイ・データ出力のアレイ・アドレス入力
へのフィードバックと、ＭＩＳＲ記録クロック・パルス
の発生が終了する。こうしたアレイ入力とＭＩＳＲ記録
クロック・パルスの終了は、第１４Ｆ図と第１４Ｇ図に
示すように、第１４Ｅ図に示す停止信号と同時である。

すなわち、第１１図に示したメモリ・アレイ装置８１０
は、埋込み２進カウント・シーケンスを介して１サイク
ルの自己検査を可能にする機能をもつ。この１サイクル
自己検査は、ＥＢＰ検査端子によって開始される。メモ
リ・アレイ装置６１０が１サイクルの間自己検査される
と、データ・アレイ出力で出力されＭＩＳＲによって記
録された自己検査２進カウント・シーケンスがＭＩＳＲ
から走査出力されてメモリ・アレイ６２０が正確に動作
するかどうか検査される。

第１１図に示したメモリ・アレイ装置６１０は、メモリ
・アレイ装ａｅｉｏのアクセス時間ＴａｃＣが決定でき
る構造であることに注意されたい。

これを実施するには、自己検査２進カウント・シーケン
ス中にメモリ・アレイ８２０で行なわれるシーケンス・
ステップの合計数が最初に分かっていなければならない
。その場合、アクセス時間ＴａｃＣは、第１４Ｅ図に示
すように、開始から停止までの全検査時間を測定し、シ
ーケンス・ステップの合計数で割ることによって決定で
きる。すなわち、メモリ・アレイ装置６１０のアクセス
時間ＴａＣＣは、製造元の仕様に応じて決定でき、また
は検査できる。

メモリ・アレイ装置６１０の１つの変形を示す。

アドレス入力がクロックされている、すなわち、クロッ
ク・パルスの遷移までアドレス値がメモリ・アレイに受
は入られない、メモリを構成することが望ましいことが
しばしばある。この種のメモリ・アレイを使用する場合
、クロック・パルスを外部から供給することができ、あ
るいはメモリ・アレイ装置６１０に内部クロック生成回
路を設けることもできる。この点に関して、ＭＩＳＲ記
録クロック回路１０００は、このクロック・パルスを供
給するのに使用できる内部クロック回路の一例である。

その代わりに、他のどんなりロック・パルス生成回路も
使用できる。唯一の制約は、アドレス入力が安定化する
のに十分な時間が経過するまで、クロック・パルスを発
生してはならず、装置の検査に必要な時間を最小にする
ために、その後できるだけ迅速に発生しなければならな
いことである。

第７Ａ図と第１１図のメモリ・アレイ装置６１０に関し
て言及すべき最後の特徴は、これらのデバイスが、既知
のテスト・パターンをメモリ・アレイ６２０にロード及
びアンロードできる点で、従来のメモリ・アレイ装置と
互換性があることである。これは、ラッチＢをオフに選
択して帰還ループが動作しないようにすることにより実
施される。

ラッチＡは通常読み書き端子及び線６７０を介してオン
に選択される。この検査モードのとき、第１の電圧線２
８０と第２の電圧線２９０に同じレベルの電圧が印加さ
れ、メモリ・アレイ６２０は通常読み書き方式で動作す
る。メモリ・アレイ６２０を検査するには、既知の検査
パターンを装置アドレス入力線６５０と装置データ入力
線３００を介してメモリ・アレイ６２０にロードする。

次に、この検査パターンを装置アドレス入力線６５０と
装置データ出力線７００を介してメモリ・アレイ６２０
からアンロードする。すなわち、メモリ・アレイ装置６
１０は、メモリ・アレイに既知の検査パターンをロード
及びアンロードすることによってメモリ・アレイ装置６
２０が検査できる構造であり、したがって本発明のメモ
リ・アレイ装置６１０は今日使用されているメモリ検査
機器と完全に互換性がある。

Ｆ０発明の効果 本発明の結果として、埋込み２進パターン、特に自己検
査埋込み２進パターンをもつ、メモリ・アレイ装置を実
現する簡単な装置が提供される。

【図面の簡単な説明】

第１図は、本発明のメモリ・セルの単純化した回路図で
ある。 第２図は、従来技術のトランジスタ６個を含む静的メモ
リ・セルの単純化した回路図である。 第３図は、第２図に示したメモリ・セルに対応する複数
のメモリ・セルを使用して構成されたメモリ・アレイの
単純化した回路図である。 第４図は、本発明の複数のメモリ・セルを使用して構成
されたメモリ・アレイの単純化した回路図である。 第５Ａ図は、電圧ＶＤＤＩが電圧Ｖ。ｏ２より前に付勢
されるのを示す電圧図である。 第５Ｂ図は、ＶＤＤＩがＶＤＤ２より前に付勢されると
きの、第４図に示したメモリ・アレイの行１の埋込み２
進パターン（Ｅ　Ｂ　Ｐ）出力を示す図である。 第６Ａ図は、電圧Ｖ　Ｄ　Ｄ　２が電圧ｖｏＤ＋より前
に付勢されるのを示す電圧図である。 第６Ｂ図は、Ｖｐ０２がＶＤｏｌより前に付勢されると
きの、第４図に示したメモリ・アレイの行１の埋込み２
進パターン（ＥＢＰ）補数出力を示す図である。 第７Ａ図は、埋込み２進パターン及びフィードバック能
力をもつ本発明のメモリ・アレイ装置の単純化した回路
図である。 第７Ｂ図は、２進カウントを進めるのに使用できる埋込
み２進検査パターンの例を示す流れ図である。 第８Ａ図ないし第８Ｆ図は、第７Ａ図の好ましい実施例
の回路内の様々な位置のタイミング信号を示すタイミン
グ図である。 第９図は、データ出力のビット数がアドレス入力のビッ
トの数を越えるときの、様々なフィードバック・サイク
ルを示す流れ図である。 第１０図は、アドレス入力のビットの数がデータ出力の
ビットの数を越えるときの、様々なフィードバック・サ
イクルを示す流れ図である。 第１１図は、埋込み２進パターンによって自己検査を容
易にする追加回路をもつ他の好ましい実施例である。 第１２図は、第１１図の回路によって生成される自己検
査時間波形のタイミング図である。 第１３Ａ図は、第１１図に示したデバイスへのアレイ・
アドレス入力の最下位ビットの波形を示すタイミング図
である。 第１３Ｂ図は、第１３Ａ図に示した波形に応答して生成
される複数人力シフト・レジスタ（ＭＩＳＲ）記録クロ
ック・パルスを示すタイミング図である。 第１４Ａ図ないし第１４Ｇ図は、第１１図に示す好まし
い実施例内の様々な位置でのタイミング信号を示すタイ
ミング図である。 ２１０・・・・メモリ・セル、２４０．２５０・・・・
電圧端子、２８０．２９０・・・・電圧線。 第４図 第５Ａ図 ｉａＢ図

Claims (1)

【特許請求の範囲】
1. 交差結合ノードに結合された２つの電圧端子を有する双
   安定メモリ・セルのアレイと、各上記メモリ・セルの上
   記電圧端子へ選択された構成で接続される第１の電圧線
   及び第２の電圧線とを有し、各上記メモリ・セルは、上
   記第１及び第２の電圧線が同じ電圧レベルで付勢された
   とき、双安定モードで動作し、上記第１及び第２の電圧
   線が異なる電圧レベルで付勢されたとき、上記第１及び
   第２の電圧線への各上記メモリ・セルの上記電圧端子の
   選択された接続に対応する論理値にセットされることを
   特徴とする、埋込み２進パターンを有するメモリ・アレ
   イ装置。