DE3850932T2

DE3850932T2 - Lese/Schreibespeicher mit fest eingebautem Leseprüfmuster und Verfahren zur Erzeugung desselben.

Info

Publication number: DE3850932T2
Application number: DE3850932T
Authority: DE
Inventors: Ronald Jay Prilik; James Robert Varner
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-11-05
Filing date: 1988-10-03
Publication date: 1995-03-16
Anticipated expiration: 2008-10-04
Also published as: EP0314924B1; US4841485A; DE3850932D1; EP0314924A3; JPH01137500A; EP0314924A2

Description

Gebiet der Erfindung

Die Erfindung betrifft ein Speicherfeld, das eine Vielzahl von Feldadresseneingängen, eine Vielzahl von Ausgabedatenleitungen, eine Vielzahl von Speicherzellen, eine erste Spannungsleitung und eine zweite Spannungsleitung hat, wobei eine Hälfte der Speicherzelle mit einer der Spannungsleitungen verbunden ist und die andere Hälfte der Speicherzelle mit der anderen Spannungsleitung verbunden ist.
Die Erfindung betrifft darüber hinaus ein Verfahren zur Prüfung eines Speicherfeldes mit einer Vielzahl von Feldadresseneingängen, einer Vielzahl von Ausgabedatenleitungen und einer Vielzahl von Speicherzellen, das einen ersten Schritt umfaßt, bei dem ein Bitwert in jede Speicherzelle geschrieben wird, einen zweiten Schritt, bei dem der in jeder Speicherzelle gespeicherte Bitwert auf den Ausgabedatenleitungen ausgelesen wird, und einen dritten Schritt, bei dem die ausgelesenen Bitwert mit den erwarteten Bitwerten verglichen werden.

Stand der Technik

In der Technik sind viele Speicherfeldvorrichtungen bekannt, die statische und dynamische Speicher des Lese/Schreibe-Typs einschließen. Die vorliegende Erfindung wird in Verbindung mit einem statischen Lese/Schreibe-Speicher beschrieben; es sollte jedoch beachtet werden, daß die vorliegende Erfindung in keiner Weise auf die Verwendung mit Speicherfeldvorrichtungen dieser Art beschränkt ist.
Fig. 1 zeigt eine statische 6-Transistor-Speicherzelle 10, die einen symmetrischen Aufbau aus sechs Transistoren aufweist, der aus T&sub1;, T&sub2; und T&sub3; auf der einen Seite und T&sub4;, T&sub5; und T&sub6; auf der anderen Seite besteht. In der Beschreibung des bevorzugten Ausführungsbeispiels werden diese Transistoren als FET-Transistoren beschrieben, von denen jeder einen Source-, Gate- und Drain-Anschluß hat. An die Source- und Gate-Anschlüsse der Transistoren T&sub2; und T&sub4;, deren Drain-Anschlüsse an den Knoten 50 bzw. 60 liegen, wird eine Spannung Vdd gelegt. An die Knoten 50 und 60 sind ebenfalls die Source- und Gate-Anschlüsse der kreuzgekoppelten Transistoren T&sub3; und T&sub5; angeschlossen, deren Drain-Anschlüsse über den Knoten 70 mit Masse verbunden sind. An die Knoten 50 und 60 sind auch die Drain-Anschlüsse der Transistoren T&sub1; bzw. T&sub6; angeschlossen, deren Gate-Anschlüsse mit den Wortleitungen 30 der Speicherzelle 10 verbunden sind. Schließlich ist der Source- Anschluß der Transistoren T&sub1; und T&sub6; mit den Bitleitungen 20 der Speicherzelle 10 verbunden.
Während des Speichervorgangs arbeitet der kreuzgekoppelte Aufbau aus T&sub3; und T&sub5; als bistabile Kippschaltung, deren Zustand setzen oder lesen sein kann, wozu die Bitleitungen 20 und Wortleitungen 30 verwendet werden. Um einen Schreibvorgang auszuführen, wird über die Knoten 50 und 60 eine Spannungsunsymmetrie hergestellt, so daß die kreuzgekoppelten Transistoren T&sub3; und T&sub5; in einen der beiden bistabilen Zustände versetzt werden, wobei am Knoten 50 eine Spannung auftritt, die eine logische 1 oder 0 darstellt, während am Knoten 60 eine Spannung auftritt, die den entgegengesetzten logischen Wert darstellt.
Fig. 2 ist ein vereinfachtes Diagramm eines Speicherfeldes, das aus Zellen 10 der in Fig. 1 gezeigten Art aufgebaut ist. Es wird nur ein beispielhafter Ausschnitt des Speicherfeldes dargestellt, d. h. ein wirkliches Speicherfeld hätte typischerweise eine enorme Zahl von Speicherzellen, die in sehr viel mehr Reihen und Spalten angeordnet wären. Ein Beispiel für eine Reihe in dem dargestellten Speicherfeldausschnitt ist eine erste Reihe, die aus den Speicherzellen A&sub1;&sub1;, A&sub1;&sub2;, A&sub1;&sub3;, . . . besteht. Ebenso ist eine erste Spalte, die aus den Speicherzellen A&sub1;&sub1;, A&sub2;&sub1;, . . . besteht, ein Beispiel für eine Spalte in dem Speicherfeldausschnitt. Bitleitungen und Wortleitungen, die für die Beschreibung der vorliegenden Erfindung nicht von Bedeutung sind, sind weggelassen. Wie Fig. 2 zeigt, sind die Anschlüsse 40 der Speicherzellen mit den Leitungen 110 verbunden, die wiederum an eine einzige mit Vdd bezeichnete Spannungsversorgung angeschlossen werden können.
Aus US-A-3 757 313 (Hines et al.) ist ein Direktzugriffsspeicherfeld mit Wort- und Bitzugriff bekannt, das so modifiziert ist, daß es stufenweise Betriebsstrom liefert, um den Speicher auf ein vorbestimmtes Muster zu setzen. Jede Speicherzelle wird durch zwei Spannungsleitungen versorgt, wobei jeweils eine Hälfte der Speicherzelle mit einer anderen der Spannungsleitungen verbunden ist. Die Stromversorgung nur für eine Hälfte der Zelle führt zu einer solchen Vorspannung an der Schaltungen, daß, wenn die andere Hälfte der Stromversorgung angelegt wird, die Zelle immer in einen vorbestimmten Zustand eingeschaltet wird. Durch die Wahl der einen oder anderen Verbindungsart für jede Speicherzelle wird der Speicher so eingeschaltet, daß er einen Anfangszustand mit vorgegebenen Daten aufweist. Diese Patentschrift ist diejenige auf dem Stand der Technik, das dieser Erfindung am nächsten kommt und bildet die Präambel für Anspruch 1.
Wenn diese Patentschrift auch feststellt, daß die Ausführungen benutzt werden können, um am Anfang festgelegte Daten in ein Speichersystem zu laden, so sagt sie doch nichts über die Verwendung solcher Daten für die Überprüfung des Speicherfeldes aus.
Obwohl die mit Bezug auf die Fig. 1 und 2 beschriebenen Speicherfeldvorrichtungen heutzutage von enormem Nutzen sind, bleibt das Problem der Prüfung, um festzustellen, ob ein Speicherfeld richtig funktioniert. In dieser Hinsicht sind viele Prüfansätze vorgeschlagen worden. Zum Beispiel:
In wird in US-A-4 481 627 (Beauchesne et al.) die Prüfung eines Speicherfeldes in elektronischen Aufbauten durchgeführt, indem eine Schaltung verwendet wird, die eine hohe Impedanz ausgeben kann, während auf das Speicherfeld zugegriffen und es direkt geprüft wird.
In US-A-3 961 254 (Cavaliere et al.) wird die Eingabe- und Ausgabeschaltung eines RAM überbrückt, so daß auf das eingebettete Speicherfeld zugegriffen werden kann und es direkt geprüft werden kann.
Sowohl US-A-4 332 028 (Joccotton et al.) als auch US-A-3 805 152 (Ebersman et al.) offenbaren Verfahren zur Messung der AC-Parameter eines Speicherfeldes mit Hilfe eines äußeren Umlaufverfahrens.
Schließlich ermöglicht US-A-3 961 252 (Eichelberger) eine Prüfung durch Umwandlung von Schaltungsspeicherfeldern in Zähler, deren Ausgaben mit den Ausgaben des Speicherfeldes verglichen werden können.
Bei den oben genannten Prüfansätzen und bei den Prüfansätzen gemäß dem Stand der Technik im allgemeinen muß ein binäres Prüfmuster von außen in den Speicher geladen werden und dann aus dem Speicher ausgelesen werden, um die fehlerfreie Arbeitsweise des Speichers zu prüfen. Dieses Verfahren ist von Nachteil, da ein binäres Prüfmuster von einer externen Vorrichtung gespeichert und erzeugt werden muß und da das Laden des binären Prüfmusters in die Speichervorrichtung die Gesamtdauer der Prüfung erhöht. Folglich gibt es einen Bedarf für einen verbesserte Ansatz, bei dem es nicht mehr nötig ist, das binäre Prüfmuster extern zu erzeugen und dann zu laden. Insbesondere gibt es einen Bedarf für eine Speichervorrichtung, die ein eingeprägtes binäres Muster speichern kann, das als binäres Muster für die Selbstprüfung verwendet werden kann.

Zusammenfassung der Erfindung

Aufgabe dieser Erfindung ist, eine Speicherfeldvorrichtung und ein Verfahren zur Verfügung zu stellen, die ein Speicherfeld mit einem eingeprägten binären Muster und ein Speicherfeld mit einem binären Muster zur Selbstprüfung realisieren, so daß eine Prüfung einer Speicherfeldvorrichtung möglich ist, ohne daß eine externe Vorrichtung zur Speicherung und Erzeugung eines binären Prüfmusters erforderlich ist und ohne daß es erforderlich ist, ein externes binäres Prüfmuster in das Speicherfeld zu laden.
Die vorliegende Erfindung erfüllt diese Aufgabe, indem sie die Ausgabedatenleitungen des Speicherfeldes über eine Rückkopplungsschleife mit den Feldadresseneingängen verbindet, wobei die Rückkopplungsschleife eine Rückkopplungsverzögerung hat, deren Verzögerungszeit größer ist als die Zugriffszeit des Speicherfeldes. In einem bevorzugten erfindungsgemäßen Ausführungsbeispiel umfaßt die Rückkopplungsschleife ein Schalterelement zur Steuerung des Rückkopplungsbetriebs sowie ein Taktgeberelement.
Weiterhin ist eine Stop-Schaltung mit der Rückkopplungsschleife und den Feldadresseneingängen verbunden, um die Ausführung des Selbstprüfzyklusses zu begrenzen. Der Ausgang der Stop-Schaltung ist mit dem Schalterelement verbunden. Die Stop-Schaltung enthält eine Vielzahl von Invertern, deren Eingang mit der Rückkopplungsschleife und den Feldadresseneingängen verbunden ist, und deren Ausgang mit dem Eingang eines UND-Gatters verbunden ist, wobei die Ausgabe des UND-Gatters auf einen ersten Eingang eines ODER-Gatters geht, wobei ein zweiter Eingang des ODER-Gatters mit einem Rücksetzanschluß verbunden ist und der Ausgang des ODER-Gatters mit einem Rücksetzanschluß eines RS-Flipflops verbunden ist, dessen Ausgang den Ausgang der Stop-Schaltung bildet.
Das Speicherfeld ist darüber hinaus mit einem Schieberegister mit mehreren Eingängen ausgestattet, das mit den Datenausgangsleitungen verbunden ist.
Das Schieberegister mit mehreren Eingängen hat einen Abtasteinlese-Port und einen Abtastauslese-Port, einen Abtasttakt-Port und einen weiteren Taktport, wobei der weitere Taktport an dasselbe Taktsignal angeschlossen ist wie das Taktgeberelement in der Rückkopplungsschleife oder an eine selbst Taktsignale erzeugende Schaltung angeschlossen ist. Die selbst Taktsignale erzeugende Schaltung ist mit der Ausgabedatenleitung verbunden, die das niederwertigste Bit führt, und wird durch Änderungen des Wertes des niederwertigsten Bits gesteuert.
Das Speicherfeld kann gemäß der Erfindung geprüft werden, indem an die erste Spannungsleitung eine Spannung gelegt wird, die sich von einer zweiten Spannung unterscheidet, die an die zweite Spannungsleitung gelegt wird, wodurch Bitwerte in den Speicherzellen belegt werden. Die gespeicherten Bitwerte werden in die Schieberegister mit mehreren Eingängen eingelesen, und die Signatur in den Schieberegistern mit mehreren Eingängen wird mit der erwarteten Signatur verglichen.
Bei der Erfindung werden die gespeicherten Bitwerte über die Rückkopplungsschleife an die Feldadresseneingänge gegeben. Dann wird eine Prüffolge ausgeführt, indem in die Speicherzellen an einer Feldadresse Bitwerte gespeichert werden, die zu den zu prüfenden Speicherzellen an der nächsten Feldadresse gehören. Die Prüffolge beginnt mit bei der Startfeldadresse, die angezeigt wird, wenn an den Feldadresseneingängen keine Signale erscheinen. Diese Startfeldadresse wird erzeugt, indem eine bistabile Kippschaltung ausgeschaltet wird, um die Feldadresseneingänge von anderen Signalen zu trennen. Die Prüffolge beginnt vorzugsweise bei der ersten Speicheradresse (z. B. 0000) und endet bei der letzten Speicheradresse (z. B. 1111).
Im bevorzugten Ausführungsbeispiel der Erfindung wird das Taktsignal für das Schieberegister mit mehreren Eingängen durch das niederwertigste Bit der ausgelesenen Bitwerte erzeugt.

Beschreibung der Abbildungen

Fig. 1 ist ein vereinfachtes Schaltungsdiagramm einer statischen Speicherzelle mit sechs Transistoren gemäß dem Stand der Technik.
Fig. 2 ist ein vereinfachtes Schaltungsdiagramm eines Speicherfeldes, das aus einer Vielzahl von Speicherzellen aufgebaut ist, die der in Fig. 1 gezeigten Speicherzelle entsprechen.
Fig. 3 ist ein vereinfachtes Schaltungsdiagramm einer Speicherzelle gemäß der vorliegenden Erfindung.
Fig. 4 ist ein vereinfachtes Schaltungsdiagramm eines Speicherfeldes, das aus einer Vielzahl von erfindungsgemäßen Speicherzellen aufgebaut ist.
Fig. 5A besteht aus einem Spannungsgraphen, der die Spannung Vdd1 zeigt, die hier vor der Spannung Vdd2 angelegt wird.
Fig. 5B ist eine Tabelle, die die Ausgabe des Eingeprägten Binären Musters (EBP; Embedded Binary Pattern) für Reihe 1 des in Fig. 4 dargestellten Speicherfeldes zeigt, falls Vdd1 vor Vdd2 angelegt wird.
Fig. 6A besteht aus einem Spannungsgraphen, der die Spannung Vdd2 zeigt, die vor der Spannung Vdd1 angelegt wird.
Fig. 6B ist eine Tabelle, die die Ausgabe des komplementären Eingeprägten Binären Musters (EBP; Embedded Binary Pattern) für Reihe 1 des in Fig. 4 dargestellten Speicherfeldes zeigt, falls Vdd2 vor Vdd1 angelegt wird.
Fig. 7A ist ein vereinfachtes Schaltungsdiagramm des Speicherfeldes gemäß der vorliegenden Erfindung, das ein eingeprägtes binäres Muster und Möglichkeiten zur Rückkopplung hat.
Fig. 7B ist ein Flußdiagramm, das ein Beispiel für ein eingeprägtes binäres Muster zeigt, das verwendet werden kann, um eine binäre Zählfolge zu durchlaufen.
Fig. 8A bis 8F sind Ablaufdiagramme, die Taktsignale an verschiedenen Stellen in der Schaltung des bevorzugten Ausführungsbeispiels in Fig. 7A zeigen.
Fig. 9 ist ein Flußdiagramm, das die verschiedenen Rückkopplungszyklen zeigt, wenn die Zahl der Bits der Datenausgabe die Zahl der Bits der Adresseneingaben übersteigt.
Fig. 10 ist ein Flußdiagramm, das die verschiedenen Rückkopplungszyklen zeigt, wenn die Zahl der Bits der Adresseneingaben die Zahl der Bits der Datenausgabe übersteigt.
Fig. 11 ist ein alternatives bevorzugtes Ausführungsbeispiel, das eine zusätzliche Schaltung hat, die die Selbstprüfung mit dem eingeprägten binären Muster erleichtert.
Fig. 12 ist ein Ablaufdiagramm der Selbstprüfungs-Zeitwellenform, die die Schaltung aus Fig. 11 erzeugt.
Fig. 13A ist ein Ablaufdiagramm, das die Wellenform des niederwertigsten Bits der Feldadresseneingabe an die in Fig. 11 gezeigte Vorrichtung zeigt.
Fig. 13B ist ein Ablaufdiagramm, das Taktimpulse des Schieberegisters mit mehreren Eingängen (MISR; multiple input shift register) zeigt, die in Reaktion auf die in Fig. 13A gezeigte Wellenform erzeugt werden.
Fig. 14A bis 14G sind Ablaufdiagramme, die Taktsignale an verschiedenen Stellen in dem in Fig. 11 dargestellten bevorzugten Ausführungsbeispiels zeigen.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Ein bevorzugtes Ausführungsbeispiel der Speicherzelle 210 der vorliegenden Erfindung wird in Fig. 3 gezeigt. Die Speicherzelle 210 ist in eine erste Speicherzellenhälfte 260 und eine zweite Speicherzellenhälfte 270 unterteilt. Diese Unterteilung wird mit Hilfe eines ersten Spannungsanschlusses 240 und eines zweiten Spannungsanschlusses 250 durchgeführt, die mit jeweils den Drain- und Gate-Anschlüssen der Transistoren T&sub2; bzw. T&sub4; verbunden sind. Der Rest der Speicherzellenschaltung aus Fig. 3 ist identisch mit dem, was in Bezug auf die Speicherzelle 10 gemäß dem Stand der Technik in Fig. 1 beschrieben worden ist.
Mit dem oben beschriebenen Aufbau kann die Speicherzelle 210 in zwei verschiedenen Modi arbeiten. Erstens arbeitet die Speicherzelle 210 während der Zeitabschnitte, in denen an den ersten und zweiten Spannungsanschluß 240 bzw. 250 dieselbe Spannung angelegt ist, wie eine normale Speicherzelle; d. h. die Speicherzelle 210 arbeitet in derselben bistabilen Art wie die Speicherzelle gemäß den Stand der Technik aus Fig. 1, wobei die Speicherzelle 210 auf eine logische 1 oder eine logische 0 gesetzt werden kann.
Jedoch während der Zeitspannen, in denen an den ersten und zweiten Spannungsanschluß 240 bzw. 250 unterschiedliche Spannungspegel angelegt werden, arbeitet die Speicherzelle 210 im zweiten Modus mit eingeprägten binären Bits. Die Spannungsdifferenz bewirkt eine Unsymmetrie zwischen den kreuzgekoppelten Transistoren T&sub3; und T&sub5;. Daher wird die durch die kreuzgekoppelten Transistoren T&sub3; und T&sub5; gebildete Schaltung zwangsweise so gesetzt, daß sie eine logische "1" oder eine logische "0" ausgibt, was davon abhängt, welche der Spannungen Vdd1 und Vdd2 zuerst angelegt wird. Dieser Aspekt der Erfindung wird am besten in Verbindung mit den Fig. 4 bis 6 beschrieben.
Fig. 4 ist ein vereinfachtes Schaltungsdiagramm eines Speicherfeldes, das aus den Speicherzellen aufgebaut ist, die in Fig. 3 dargestellt und mit Bezug darauf beschrieben worden sind. Der Einfachheit und Klarheit wegen sind die Wortleitungen, die Bitleitungen und die Adressierungsschaltungen nicht dargestellt; d. h. die Verfahren und die Schaltung für den Zugriff auf ein Speicherfeld sind in der Technik bekannt.
Das in Fig. 4 gezeigte Speicherfeld besteht aus Reihen und Spalten, zum Beispiel besteht Reihe 1 aus den Speicherzellen M&sub1;&sub1;, M&sub1;&sub2;, M&sub1;&sub3;, M&sub1;&sub4;, M&sub1;&sub5;, . . . , und Spalte 1 besteht aus den Speicherzellen M&sub1;&sub1;, M&sub2;&sub1;. Das Speicherfeld ist auch mit einer ersten Spannungsleitung 280 und einer zweiten Spannungsleitung 290 ausgestattet. Der erste Spannungsanschluß 240 jeder Speicherzelle ist wahlweise entweder mit der ersten Spannungsleitung 280 oder mit der zweiten Spannungsleitung 290 verbunden. Der zweite Spannungsanschluß 250 jeder Speicherzelle ist mit der Spannungsleitung 280 oder 290 verbunden, die nicht mit dem ersten Spannungsanschluß 240 verbunden ist. Somit hat jede Speicherzelle in dem Speicherfeld zwei Spannungsanschlüsse, die entgegengesetzt mit einer ersten Spannungsleitung 280 und einer zweiten Spannungsleitung 290 verbunden sind. Zum Beispiel ist ein erster Spannungsanschluß 240 der Speicherzelle M&sub1;&sub1; mit der ersten Spannungsleitung 280 verbunden, und ein zweiter Spannungsanschluß 250 ist mit einer zweiten Spannungsleitung 290 verbunden. Die Speicherzelle M&sub1;&sub2; ist entgegengesetzt angeschlossen, indem ein erster Spannungsanschluß 240 mit der zweiten Spannungsleitung 290 verbunden ist und der zweite Spannungsanschluß 250 mit der ersten Spannungsleitung 280 verbunden ist. Die restlichen Speicherzellen im Feld sind ebenfalls auf eine der beiden oben beschriebenen Arten angeschlossen.
Das in Fig. 4 dargestellte Speicherfeld, das aus erfindungsgemäßen Speicherzellen 210 aufgebaut und wie abgebildet geschaltet ist, kann auch in zwei verschiedenen Modi arbeiten. Erstens, wenn die erste und zweite Spannungsleitung 280 und 290 denselben Spannungspegel haben, arbeitet das Speicherfeld in einem normalen bistabilen Speicherfeldmodus; d. h. es arbeitet auf dieselbe Weise wie das in Fig. 2 dargestellte Speicherfeld gemäß dem Stand der Technik.
Der zweite Arbeitsmodus des in Fig. 4 dargestellten Speicherfeldes ist der Modus mit einem eingeprägten binären Muster, der am besten in Verbindung mit den Fig. 4, 5 und 6 beschrieben wird.
In Fig. 4 wird eine auf der ersten Spannungsleitung 280 liegende Spannung Vdd1 und eine auf der zweiten Spannungsleitung 290 liegende Spannung Vdd2 gezeigt. Während Zeitspannen, in denen die Spannung Vdd1, die auf der ersten Spannungsleitung 280 liegt, von der Spannung Vdd2 verschieden ist, die auf der zweiten Spannungsleitung 290 liegt, arbeitet das Speicherfeld im zweiten Modus mit eingeprägten binären Bits. Ein Beispiel für unterschiedliche Spannungspegel wird im Spannungsgraphen in Figur 5A gezeigt, wo eine Spannung Vdd1 zwischen den Zeitpunkten T=1 und T=2 einen höheren Pegel hat als Vdd2.
Fig. 5B ist ein Beispiel eines Ausschnitts aus dem eingeprägten binären Muster, das das Speicherfeld in Fig. 4 ausgibt, wenn die in Fig. 5A gezeigte Spannungswellenformen an die erste und zweite Spannungsleitung 280 bzw. 290 angelegt werden. Insbesondere zeigt Fig. 5B die Ausgabe des Eingeprägten Binären Musters (EBP) für die erste Reihe des in Fig. 4 dargestellten Speicherfeldes. So wird deutlich, daß, wenn eine an die erste Spannungsleitung 280 angelegte Spannung Vdd1 einen Pegel hat, der von dem der an die zweite Spannungsleitung 290 angelegten Spannung Vdd2 verschieden ist, die Speicherzellen M&sub1;&sub1;, M&sub1;&sub3; und M&sub1;&sub4; eine logische "1" ausgeben. Dies entspricht unmittelbar dem, daß der erste Spannungsanschluß 240 von jeder der Speicherzellen M&sub1;&sub1;, M&sub1;&sub3; und M&sub1;&sub4; des Speicherfeldes aus Fig. 4 mit der ersten Spannungsleitung 280 verbunden ist. Im Gegensatz dazu ist der erste Spannungsanschluß 240 der Speicherzellen M&sub1;&sub2; und M&sub1;&sub5; des Feldes mit der zweiten Spannungsleitung 290 verbunden, wodurch die Speicherzellen M&sub1;&sub2; und M&sub1;&sub5; gemäß der Darstellung in der Tabelle in Fig. 5B eine logische "0" ausgeben. Somit hat der aus den Speicherzellen M&sub1;&sub1;, M&sub1;&sub2;, M&sub1;&sub3;, M&sub1;&sub4; und M&sub1;&sub5; bestehende Ausschnitt aus dem Speicherfeld EPB-Ausgaben, die dem eingeprägten binären Muster 10110 entsprechen. Es sollte nun klar sein, daß jeder der ersten und zweiten Spannungsanschlüsse 240 und 250 des Speicherfeldes aus Fig. 4 wahlweise entweder mit der ersten Spannungsleitung 280 oder der zweiten Spannungsleitung 290 verbunden werden kann, so daß jedes gewünschte eingeprägte binäre Muster in das Feld eingeprägt werden kann. Dieses eingeprägte binäre Muster ist ein dauerhaftes, zum Speicherfeld gehöriges Muster, da es ja im Aufbau des Speicherfeldes fest verdrahtet ist.
An dieser Stelle soll der Übergang zwischen dem ersten und zweiten Arbeitsmodus erörtert werden. Zunächst muß, um einen Übergang von einem Lese/Schreibe-Modus in den Modus mit eingeprägtem Muster zu vollziehen, gemäß obiger Ausführung eine Unsymmetrie zwischen den Spannungsleitungen 280 und 290 hergestellt werden. Als Folge dieser Unsymmetrie werden die Speicherzellen nun auf das fest verdrahtete eingeprägte binäre Muster rückgesetzt, das nun zum Auslesen zur Verfügung steht, indem die entsprechenden Wortleitungen und Bitleitungen benutzt werden. Ein wichtiger zu beachtender Aspekt ist, daß als Folge dieses Rückstellvorgangs alle zuvor im Speicherfeld gespeicherten Lese/Schreibe-Daten verlorengehen.
Wenn sich das Speicherfeld erst einmal im Modus mit eingeprägtem binären Muster befindet, kann die Unsymmetrie zwischen den Spannungsleitungen beibehalten werden, damit das Speicherfeld richtig in das eingeprägte binäre Muster einrastet, oder die Spannungsleitungen können anschließend auf denselben Spannungspegel gelegt werden, um einen Übergang zurück in den Lese/Schreibe-Modus durchzuführen. Wenn ein Übergang zurück in den Lese/Schreibe-Modus durchgeführt wird, zeigen die Speicherzellen weiterhin das eingeprägte binäre Muster an. Jedoch kann das Muster nun überschrieben werden, da die Speicherzellen jetzt wegen der an beiden Speicherzellenhälften anliegenden gleichen Spannungen im Lese/Schreibe-Modus arbeiten.
Im Rahmen eines weiteren Aspekts der vorliegenden Erfindung kann das Speicherfeld auch so mit Spannung versorgt werden, daß es das komplementäre eingeprägte binäre Muster ausgibt. In obiger Beschreibung ist ein eingeprägtes binäres Muster gezeigt, das dadurch erzeugt wurde, daß der Pegel einer Spannung Vdd1 größer war als der der Spannung Vdd2. Wenn gemäß der Darstellung in Figur 6A für die Spannung Vdd2 ein höherer Spannungspegel angelegt wird als für die Spannung Vdd1, wird gemäß der Darstellung in Fig. 6B ein komplementäres eingeprägtes binäres Muster ausgegeben. Somit ergibt sich, daß der aus den Speicherzellen M&sub1;&sub1;, M&sub1;&sub2;, M&sub1;&sub3;, M&sub1;&sub4; und M&sub1;&sub5; bestehende Ausschnitt aus dem Speicherfeld EPB- Ausgaben liefert, die dem eingeprägten binären Muster 01001 entsprechen, das zu dem in Fig. 5B gezeigten eingeprägten binären Muster komplementär ist.
Zusammenfassend zeigen obige Ausführungen, daß ein Lese/Schreibe-Speicherfeld mit der zusätzlichen Eigenschaft aufgebaut werden kann, daß es ein eingeprägtes binäres Muster ausgibt, wenn an beiden Spannungsanschlüsse unterschiedliche Spannungen angelegt werden. Diese zusätzliche Eigenschaft findet in vielerlei Hinsicht Anwendung. Im Rahmen eines ersten Beispiels können die Speicherzellenhälften wahlweise so angeschlossen werden, daß das eingeprägte binäre Muster so zugeschnitten ist, daß es einem Satz von Maschinenbefehlen entspricht. Eine Anwendung zur Verwendung dieser Befehle besteht darin, daß die Speichervorrichtung beim Hochfahren Nur-Lese-Initialisierungsbefehle liefert und während des normalen Betriebs als Lese/Schreibe-Speicher dient. Bei einer zweiten Anwendung arbeitet die Speichervorrichtung während des Normalbetriebs als Lese/Schreibe-Speicher und stellt bei einem Notbetrieb einen Notvorrat von Befehlen zur Verfügung.
Neben der Bereitstellung eines Satzes von Maschinenbefehlen betrifft eine weitere wichtige Anwendung der vorliegenden Erfindung das Überprüfen der fehlerfreien Arbeitsweise der Speichervorrichtung. Wie zuvor ausgeführt, sind die Prüfungsansätze gemäß dem Stand der Technik wenig leistungsfähig, da eine externe Vorrichtung erforderlich ist, um ein binäres Prüfmuster zu speichern und zu laden. Mit der Anwendung der vorliegenden Erfindung kann diese mangelnde Leistungsfähigkeit überwunden werden, indem ein Selbstprüfmuster in das Speicherfeld eingeprägt wird. Indem die Spannungsanschlüsse auf unterschiedliche Spannungen gelegt werden, können externe Vorrichtungen dazu verwendet werden, das Selbstprüfmuster auszulesen, um die fehlerfreie Arbeitsweise des Speicherfeldes zu prüfen. Dieser Ansatz ist attraktiv, da die für die Prüfung erforderliche Gesamtzeit reduziert wird, denn das Prüfmuster muß nicht erzeugt und in das Speicherfeld geladen werden.
Im Rahmen eines Ansatzes, der komplizierter ist als die Verwendung einzelner externer Prüfvorrichtungen, kann eine Speichervorrichtung entwickelt werden, die viele der Schritte in sich vereint, die normalerweise von externen Vorrichtungen durchgeführt werden. In der folgenden Beschreibung wird eine Speicherfeldvorrichtung beschrieben, die diesen Ansatz verwendet; doch sollte nicht vergessen werden, daß jeder der beschriebenen Prüfungsaufbauten alternativ einzelne Aufbauten sein könnten, die außerhalb des Speicherfeld-ICs bereitgestellt werden.
In Fig. 7A wird ein bevorzugtes Ausführungsbeispiel einer Speicherfeldvorrichtung 610 gezeigt, die ein Speicherfeld gemäß der vorliegenden Erfindung verwendet, wie es mit Bezug auf Fig. 4 beschrieben worden ist. Die Speicherfeldvorrichtung 610 hat ein Speicherfeld 620 mit vier Feldadresseneingängen A&sub1;-A&sub4;, vier Felddateneingabeleitungen I&sub1;-I&sub4; und vier Felddatenausgabeleitungen D&sub1;-D&sub4;.
In einem normalen Betriebsmodus wird die Adressierung durchgeführt, indem eine Adresse auf die Adresseneingabeleitungen 650 der Vorrichtung gelegt wird. Die Adressen werden dann an die Eingänge des Speicher-Flipflopss A 660 gelegt, der durch eine normale Lese/Schreibe-Leitung 670 gesteuert wird. Wenn das Speicher-Flipflop A 660 über eine normale Lese/Schreibe-Leitung 670 ausgewählt wird, wird die Adresse am Eingang des Speicher- Flipflops A in das Speicher-Flipflop aufgenommen und an die Feldadresseneingangsleitungen 680 angelegt. Wenn eine Schreiboperation im normalen Betriebsmodus gewünscht wird, werden Schreibdaten an die Eingabedatenleitungen 300 der Vorrichtung gelegt. Die Schreibdaten an die Eingabedatenleitungen 300 der Vorrichtung werden dann an die Eingänge der Speicher-Flipflops D 310 gelegt. Das Speicher-Flipflop D 310 wird durch ein Signal geschaltet, das über den Schreibanschluß und Leitung 320 angelegt wird. Wenn das Speicher-Flipflop D 310 eingeschaltet ist, können die Schreibdaten an seinen Eingängen zu den vier Felddateneingabeleitungen I&sub1;-I&sub4; gelangen und so in das Feld 620 geschrieben werden.
Wenn eine normale Leseoperation gewünscht wird, verläuft die Adressierung gemäß obiger Beschreibung; jedoch wird das Speicher-Flipflop D 310 ausgeschaltet, so daß das Speicherfeld 620 Felddatenausgaben entlang der Leitungen 690 zu den Datenausgabeanschlüssen 700 der Vorrichtung schickt. In dem oben beschriebenen normalen Betriebsmodus liegen an der ersten Spannungsleitung 280 und an der zweiten Spannungsleitung 290 dieselben Spannungspegel; daher wird im normalen Betriebsmodus vom Speicherfeld 620 nicht das eingeprägte binäre Muster ausgegeben, sondern statt dessen die Daten, die zuvor an diesem speziellen Speicherplatz eingegeben und gespeichert wurden.
Nebenbei bemerkt können beliebige andere bekannte Speicher-Flipflop-Aufbauten für die Speicher-Flipflops A-D verwendet werden.
Jedoch hat sich im Laufe der Experimente herausgestellt, daß als Gate-Schalter eingesetzte FET-Verstärker ein bevorzugtes Ausführungsbeispiel darstellen, da sie eine minimale Verzögerung bringen.
Ein zweiter Betriebsmodus der Speicherfeldvorrichtung 610 ist der Modus mit einem binären Prüfmuster zur Selbstprüfung. In diesem Modus ist das Speicher-Flipflop A-660 über die normale Lese/Schreibe-Leitung 670 ausgeschaltet, so daß er keine Adressenwerte an seinen Eingängen zum Speicherfeld 620 durchgibt. Um die Speicherfeldvorrichtung 610 im Modus mit einem binären Prüfmuster zur Selbstprüfung zu betreiben, werden die Spannungsleitungen 280 und 290 des Speicherfeldes 620 an verschiedene Spannungen gelegt, d. h. es handelt sich um denselben Betriebsmodus, der zuvor mit Bezug auf die Fig. 4-6 beschrieben worden ist.
Im Betriebsmodus Selbstprüfung mit einem binären Prüfmuster wird über die Adresseneingänge A&sub1;-A&sub4; eine Adresse in das Speicherfeld 620 eingegeben. Als Antwort werden eingeprägte binäre Daten bei den Felddatenausgängen D&sub1;-D&sub4; ausgegeben. Diese ausgegebenen eingeprägten binären Muster werden auf den Felddatenausgabeleitungen 690 ausgegeben und erscheinen auf den Ausgabedatenleitungen 700 der Vorrichtung. Die ausgegebenen eingeprägten binären Muster auf den Felddatenausgabeleitungen 690 laufen auch über Rückkopplungsleitungen 730 zu einer Rückkopplungsverzögerung 740. Die Ausgaben der Rückkopplungsverzögerung 740 erscheinen auf den Rückkopplungsleitungen 750, um an die Eingänge des Speicher-Flipflops C 760 zu gelangen. Die Ausgaben des Speicher- Flipflops C 760 erscheinen auf den Rückkopplungsleitungen 770 und werden an ein Speicher-Flipflop B 780 gelegt. Während des Modus mit einem eingeprägten binären Muster wird das Speicher- Flipflop B über einen EBP-Prüfanschluß und eine Leitung 800 eingeschaltet. Bei eingeschaltetem Speicher-Flipflop B 780 passieren ihn die Daten an seinem Eingang, um als Ausgabe auf den Rückkopplungsleitungen 790 zu erscheinen. Die Rückkopplungsleitungen 790 wiederum leiten die Daten auf die Feldadresseneingabeleitungen A&sub1;-A&sub4;. So ist eine Rückkopplungsschleife für die Ausgaben des eingeprägten binären Musters des Speicherfeldes 620 hergestellt, die aus den Felddatenausgabeleitungen 690, den Rückkopplungsleitungen 730, der Rückkopplungsverzögerung 740, den Rückkopplungsleitungen 750, dem Speicher-Flipflop C 760, den Rückkopplungsleitungen 770, dem Speicher-Flipflop B 780, den Rückkopplungsleitungen 790 und den Feldadresseneingabeleitungen 680 besteht.
Der Fluß der Daten des eingeprägten binären Musters durch diese Rückkopplungsschleife wird durch die Weiterleitung durch das Speicher-Flipflop C 760 gesteuert. Diese Steuerung erfolgt über den Speicher-Flipflop-Taktanschluß, die Leitung 810 und die Leitung 820, wobei ein Speicher-Flipflop-Taktimpuls an das Speicher-Flipflop C 760 gelegt wird, um den Rückkopplungsfluß bei der gewünschten Geschwindigkeit zu steuern. Die Rückkopplungsverzögerung 740 ist beim Rückkopplungsbetrieb ebenfalls von Wichtigkeit, da sie eine Verzögerung des Flusses der Daten des eingeprägten binären Musters durch die Rückkopplungsschleife bewirkt, um das Auftreten einer Konkurrenzsituation zu vermeiden. Die Rückkopplungsverzögerung 740 ist so eingerichtet, daß sie eine Verzögerungszeit liefert, die größer ist als die Zugriffszeit Tacc des Speicherfeldes 620. Die Zugriffszeit Tacc ist als die Zeitspanne definiert, die Daten brauchen, um an den Ausgängen des Speicherfeldes zu erscheinen, nachdem eine Adresse an die Feldadresseneingänge gelegt ist.
Die Speicherfeldvorrichtung 610 ist auch mit einem Schieberegister mit mehreren Eingängen (MISR, multiple input shift register) 720 ausgestattet, das an seinen Eingängen über die Felddatenausgabeleitungen 690 und die MISR-Eingangsleitungen 710 die Daten des eingeprägten binären Musters empfängt. In dem in Fig. 7A dargestellten Ausführungsbeispiel werden die Taktimpulse, die an den Speicher-Flipflop-Anschluß gelegt werden, über die Leitungen 810 und 830 auch an den MISR-Aufzeichnungstaktanschluß gelegt. Damit liegt jeder Taktimpuls, der am Speicher- Flipflop-Taktanschluß liegt, auch am MISR-Aufzeichnungstaktanschluß. Jedesmal wenn die Rückkopplungsschleife durch den Taktimpuls an das Speicher-Flipflop C 760 übergeben wird, zeichnet das MISR die Ausgabe des eingeprägten binären Musters auf, die an seinem Eingang vorliegt. Die Kapazität des MISR 720 sollte ausreichen, um das gesamte binäre Prüfmuster zu speichern, dessen Eintreffen erwartet wird. Wenn ein vollständiger Zyklus von Ausgaben des eingeprägten binären Musters im MISR 720 aufgezeichnet ist, werden die gespeicherten Ausgaben des Musters über einen Ausleseabtastanschluß 860 aus dem MISR 720 ausgelesen. Das Auslesen aus dem MISR 720 wird durch einen Abtasttaktimpuls gesteuert, der an den Abtasttaktanschluß 850 gelegt wird. Somit kann der Ausgabezyklus des eingeprägten binären Musters, der im MISR 720 gespeichert ist, mit einer Rate ausgelesen werden, die größer oder kleiner ist als die der Rückkopplungsschleife.
Ein weiteres nützliches Merkmal in Hinblick auf das Schieberegister 720 mit mehreren Eingängen ist der Einleseabtastanschluß 840. Dieses Merkmal ist wichtig, da das Schieberegister 720 mit mehreren Eingängen durch das Einlesen eines bekannten Musters über den Abtastleitungsanschluß 840 geprüft werden kann. Das Einlesen in das MISR 720 über den Einleseabtastanschluß wird ebenfalls durch den Abtasttaktimpuls gesteuert, der an den Abtasttaktanschluß 850 gelegt wird. Sobald das bekannte Prüfmuster in das MISR 720 eingelesen ist, kann das Prüfmuster über den Abtastausleseanschluß ausgelesen werden, um die fehlerfreie Arbeitsweise des MISR 720 zu prüfen.
Es ist eine Speicherfeldvorrichtung 610 beschrieben worden, die eine Möglichkeit zur Selbstprüfung hat, die ausführlicher mit Bezug auf Fig. 7B beschrieben wird, die ein Flußdiagramm ist, das sowohl die Feldadresseneingaben als auch die sich ergebenden Ausgaben der eingeprägten Selbstprüfmuster zeigt. Die Rückkopplung dieser Datenausgaben an die Feldadresseneingänge wird durch die entsprechenden Flußdiagrammpfeile angezeigt.
Nun wird auf Fig. 7B Bezug genommen, die eine Adresse 0000 zeigt, die zu Beginn des Modus mit dem Selbstprüfmuster an die Feldadresseneingänge angelegt wird. Diese Adresse 0000 kann an den Feldadresseneingängen über das Ausschalten des Speicher- Flipflops A 660 und des Speicher-Flipflops B 780 garantiert werden. Fig. 7B zeigt, daß eine Feldadresseneingabe 0000 zu einer Datenausgabe des eingeprägten Selbstprüfmusters 0001 führt. Diese Ausgabe 0001 des eingeprägten Selbstprüfdatenmusters kommt also aus den Felddatenausgängen D&sub1;-D&sub4; und erscheint auf den Felddatenausgabeleitungen 690 in Fig. 7A, um sich dann über die Felddatenausgabeleitungen 690, die Rückkopplungsleitungen 730, die Rückkopplungsverzögerung 740, die Rückkopplungsleitungen 750, das Speicher-Flipflop C 760, die Rückkopplungsleitungen 770, das Speicher-Flipflop B 780, die Rückkopplungsleitungen 790 und die Feldadresseneingabeleitungen 680 durch die Rückkopplungsschleife auszubreiten. Es sollte wieder beachtet werden, daß die Rückkopplungsverzögerung 740 eine geeignete Verzögerung liefert, um das Auftreten einer Konkurrenzsituation zu vermeiden. Die Datenausgabe des eingeprägten Selbstprüfmusters 0001 breitet sich auch entlang der Felddatenausgabeleitungen 690 und der MISR-Eingangsleitungen 710 aus und wird an die Eingänge des MISR 720 gelegt. Nach der Ankunft des nächsten Taktimpulses des MISR-Aufzeichnungstaktanschlusses wird die Datenausgabe des eingeprägten Selbstprüfmusters 0001 im MISR 720 aufgezeichnet.
Es wird nochmals auf Fig. 7B Bezug genommen, die zeigt, wie die neue Rückkopplungsdateneingabe 0001 eine Datenausgabe des eingeprägten Selbstprüfmusters 0010 erzeugt, die an den Felddatenausgängen D&sub1;-D&sub4; erscheint und die sich durch die Rückkopplungsschleife ausbreitet und vom MISR 720 in der gerade oben beschriebenen Weise aufgezeichnet wird.
Aus Fig. 7B wird ersichtlich, daß das Speicherfeld 620 beim Betrieb in einem Modus mit einem eingeprägten Selbstprüfmuster so programmiert ist, daß es im bevorzugten Ausführungsbeispiel eine binäre Zählfolge ausgibt. Diese Ausgabe der binären Zählfolge wird an die Feldadresseneingänge zurückgegeben, um die Adressierung auf die Art einer binären Zählfolge zu durchlaufen. Wie Figur 7B zeigt, kann die letzte Datenausgabe des eingeprägten Selbstprüfmusters 0000 entweder dazu verwendet werden, eine Stop-Bedingung anzuzeigen oder an die Feldadresseneingänge zurückgegeben zu werden, damit die Speicherfeldvorrichtung 610 einen weiteren Selbstprüfzyklus durchläuft.
Um eine vollständige Prüfung durchzuführen, sollte das Speicherfeld 620 auch mit dem komplementären eingeprägten Selbstprüfmuster auf eine Art geprüft werden, die der ähnlich ist, die mit Bezug auf die Fig. 7A und 7B für das normale eingeprägte Selbstprüfmuster beschrieben worden ist. Doch sollte beachtet werden, daß während dieser Hälfte des Prüfungsvorgangs irgendwo auf dem Rückkopplungsweg Inverter vorgesehen sein müssen, um das komplementäre Muster zu invertieren, damit die Selbstprüfungssequentialisierung fehlerfrei arbeitet. Dies gilt auch in Bezug auf das bevorzugte Ausführungsbeispiel aus Fig. 11, das im folgenden zu beschreiben sein wird. Ein geeignetes Verfahren zur Durchführung dieser Invertierung wäre, im Rückkopplungsverzögerungsblock 740 programmierbare EXKLUSIV-ODER-Schaltungen zu verwenden.
Nun wird auf die Fig. 8A bis 8F Bezug genommen, die Taktsignale an verschiedenen Stellen der Speicherfeldvorrichtung 610 aus Fig. 7A zeigen. Dabei sollte im Gedächtnis sein, daß diese Taktsignale sich auf eine Speicherfeldvorrichtung 610 beziehen, die in einem Modus mit einem eingeprägten binären Muster arbeitet.
In den Fig. 8A und 8B werden das Speicher-Flipflop A bzw. das Speicher-Flipflop B ausgeschaltet gezeigt. Es ist zu beachten, daß dies zu Beginn der binären Prüfmusterzählfolge eine Feldadresseneingabe 0000 garantiert, wie es in der Beschreibung mit Bezug auf Fig. 7B beschrieben worden ist. Das Speicher-Flipflop A bleibt während des gesamten Prüfzyklusses ausgeschaltet, um zu verhindern, daß die Speicherfeldvorrichtung 610 im normalen Lese/Schreibe-Modus arbeitet. Im Gegensatz dazu wird das Speicher- Flipflop bei T=2 eingeschaltet, um es der Speicherfeldvorrichtung 610 zu ermöglichen, im Modus mit dem Selbstprüfmuster zu arbeiten. So wird die Rückkopplungsschleife bei eingeschaltetem Speicher-Flipflop B aktiviert, und die Rückkopplung durch die Rückkopplungsschleife kann durch die Taktimpulse gesteuert werden, die an das Speicher-Flipflop C gelegt werden. Fig. 8C zeigt die Taktimpulse, die an das Speicher-Flipflop C und den MISR-Aufzeichnungstaktanschluß gelegt werden. Es werden zu den Zeitpunkten T=1, T=3, T=4 . . . auftretende Taktimpulse gezeigt. Jedesmal wenn ein Taktimpuls an das Speicher-Flipflop C gelegt wird, wird der Rückkopplungsfluß getaktet, um das Speicherfeld 620 zu veranlassen, einen weiteren Schritt in der binären Selbstprüfzählfolge voranzuschreiten. Fig. 8D zeigt die Datenausgaben, die an den Felddatenausgängen D&sub1; bis D&sub4; erscheinen. In Fig. 8E wird die Zeit Tacc gezeigt, die die Zugriffszeit darstellt, die die Daten brauchen, um an den Ausgängen der Feldvorrichtung zu erscheinen, nachdem eine Adresse an die Feldadresseneingänge gelegt ist. Fig. 8E zeigt ebenfalls eine Zeit Tdly, die die Verzögerungszeit darstellt, die für die Rückkopplungsverzögerung 740 in Fig. 2A gewählt wird. Es ist zu beachten, daß die Verzögerungszeit Tdly etwas länger ist als die Zugriffszeit Tacc des Speicherfeldes. Dies dient wieder dazu, wie zuvor beschrieben, um jedes Auftreten einer Konkurrenzsituation zu verhindern, wenn die Speicherfeldvorrichtung 610 einen Rückkopplungsschleifenvorgang ausführt. Fig. 8F zeigt die Adressen, die an die Feldadresseneingänge des Speicherfeldes 620 gelegt werden.
In der obigen Beschreibung der Selbstprüfung ist eine Speicherfeldvorrichtung beschrieben worden, in der die Anzahl der Bits der Feldadresseneingabe mit der Anzahl der Bits der Felddatenausgaben übereinstimmt. Die vorliegende Erfindung kann auch verwendet werden, wenn sich die Anzahl der Bits der Feldadresseneingaben von der Anzahl der Bits der Felddatenausgaben unterscheidet. Entsprechende Beispiele werden in den Fig. 9 und 10 gezeigt.
In Fig. 9 gibt es vier Bits als Feldadresseneingabe und 12 Bits als Felddatenausgaben. Um die vorliegende Erfindung in einer rückgekoppelten Art und Weise anzuwenden, werden die 12 Bits der Felddatenausgaben in Gruppen von vier Bits unterteilt. Während des ersten Prüfzyklusses werden die ersten vier Bits der Felddatenausgabe zu den Feldadresseneingängen zurückgeführt. Während des zweiten Prüfzyklusses wird die zweite Gruppe aus vier Bits zu den Feldadresseneingängen zurückgeführt. Schließlich wird die letzte Gruppe aus vier Bits der Felddatenausgaben zu den Feldadresseneingängen zurückgeführt. Damit wird die Prüfung für alle 12 Bits der Felddatenausgaben durchgeführt.
Fig. 10 zeigt ein Diagramm für den umgekehrten Fall vorliegt; d. h. die Zahl der Bits an den Feldadresseneingängen übersteigt die Zahl der Bits der Felddatenausgaben. Insbesondere bestehen die Feldadresseneingaben aus zwölf Bits, wohingegen die Felddatenausgaben aus vier Bits bestehen. Dies Situation kann auf ähnliche Weise gehandhabt werden wie diejenige, die mit Bezug auf Fig. 9 beschrieben worden ist; doch ist der Rückkopplungsvorgang komplizierter, da vier Ausgabebits verwendet werden, um bis zu zwölf Adressierungsbits jeweils um eine Einheit zu erhöhen. Dieser komplexe Vorgang wird nicht beschrieben, da als allgemeine Regel gilt, daß eine Speicherfeldvorrichtung mit mehr Datenausgabebits als Adresseneingabebits sehr viel häufiger vorkommt.
Nun wird Fig. 11 betrachtet, die eine Speicherfeldvorrichtung 610 als alternatives Ausführungsbeispiel zeigt, das weitere Einrichtungen enthält, um die Ausführung der Selbstprüfung mit dem eingeprägten binären Muster auf einen Zyklus zu begrenzen. Der größte Teil der in Fig. 11 dargestellten Schaltung für eine Speicherfeldvorrichtung 610 ist mit der identisch, die mit Bezug auf Fig. 7A beschrieben und in dieser Figur gezeigt worden ist. Der Speicherfeldvorrichtung 610 ist eine Stop-Schaltung 900 und eine MISR-Aufzeichnungstaktschaltung 1000 hinzugefügt worden.
Zur Beschreibung des Aufbaus der Stop-Schaltung 900 wird der EBP-Prüfanschluß, der in Fig. 7A eine Leitung 800 und ein Speicher-Flipflop B versorgt, statt dessen so geleitet, daß er den Eingang SETZEN des RS-Flipflops 940 versorgt. Die Ausgabe Q des RS-Flipflops 940 wird über die Leitungen 960 und 800 an das Speicher-Flipflop B sowie über die Leitungen 960 und 1060 auch an die MISR-Aufzeichnungstaktschaltung 1000 geleitet. Schließlich wird die Ausgabe des RS-Flipflops 940 auch von der Speicherfeldvorrichtung 610 über die Leitung 960 an den Start-Stop- Wellenformanschluß ausgegeben.
Im Aufbau der Start-Stop-Schaltung 900 werden die Feldadresseneingaben, die auf den Leitungen 680 erscheinen, durch die Invertergruppe 910 invertiert und an die Eingänge des UND-Gatters 920 geleitet. Die Ausgabe des UND-Gatters 920 wird an den ersten Eingang eines ODER-Gatters 930 geleitet. Der zweite Eingang des ODER-Gatters 930 wird über die Leitung 950 von einen Rücksetzanschluß versorgt. Die Ausgabe des ODER-Gatters 930 wird an den RÜCKSETZ-Eingang des RS-Flipflops 940 geleitet.
Nun wird der Aufbau der MISR-Aufzeichnungstaktschaltung 1000 beschrieben, wobei das niederwertigste Bit (LSB) der Feldadresseneingänge über die Leitung 1010 an die MISR-Aufzeichnungstaktschaltung 1000 geleitet wird und zunächst an eine erste Inverter/UND-Gruppe 1020 gelegt wird, deren Ausgabe an einen ersten Eingang des ODER-Gatters 1040 geht. Das LSB auf der Leitung 1010 wird auch zu einer zweiten Inverter/UND-Gruppe 1030 geleitet, deren Ausgabe an einen zweiten Eingang eines ODER-Gatters 1040 gelegt wird, dessen Ausgabe wiederum an einen ersten Eingang eines UND-Gatters 1050 geleitet wird. Der zweite Eingang des UND- Gatters 1050 wird entlang der Leitungen 960 und 1060 durch die Ausgabe Q des RS-Flipflops 940 versorgt. Die Ausgabe vom UND- Gatter 1050 wird über die Leitung 830 an den MISR-Aufzeichnungstakteingang geleitet.
Die Arbeitsweise der Speicherfeldvorrichtung 610 aus Fig. 11 wird mit Bezug auf die Wellenformen- und Ablaufdiagramme in den Fig. 12, 13A, 13B und den Fig. 14A bis 14G beschrieben. Der Lese/Schreibe-Vorgang und der Rückkopplungsschleifenvorgang der Speicherfeldvorrichtung 610 sind zuvor mit Bezug auf die Figuren 7A, 7B und die Fig. 8A bis 8F beschrieben worden.
Um den Betrieb der Speicherfeldvorrichtung 610 in einem Selbstprüfzyklus zu beginnen, wird die Eingabe entlang des normalen Lese/Schreibe-Anschlusses auf eigen niedrigen Pegel gezwungen, um das Speicher-Flipflop A gemäß der Darstellung in Fig. 14A auszuschalten. Das Speicher-Flipflop D wird auf ähnliche Weise abgeschaltet. Auch ist die Eingabe am Speicher-Flipflop-Taktanschluß gemäß der Darstellung in Fig. 14B so, daß das Speicher-Flipflop C auf EIN gesetzt ist. Bei diesem Ausführungsbeispiel ist zu beachten, daß die Eingabe am Speicher-Flipflop- Taktanschluß im Gegensatz zum Ausführungsbeispiel aus Fig. 7A nicht an den MISR-Aufzeichnungstakteingang geleitet wird. Statt dessen wird der MISR-Aufzeichnungstakteingang gemäß obiger Beschreibung durch die MISR-Aufzeichnungstaktschaltung versorgt. Wie Fig. 14C auch zeigt, wird zwischen den Zeiten T=1 und T=2 an das RS-Flipflop 940 über den periodischen Rücksetzanschluß 950 ein Rücksetzimpuls gelegt, um sicherzustellen, daß die Ausgabe Q des RS-Flipflops 940 eine logische "0" ist, wodurch sichergestellt wird, daß das Speicher-Flipflop B in der Rückkopplungsschleife auf AUS gesetzt wird und die MISR-Aufzeichnungstaktschaltung 1000 keinen Aufzeichnungstaktimpuls erzeugt. Der Verlauf der Wellenform der Ausgabe Q wird in Fig. 14E dargestellt.
Um einen Selbstprüfzyklus einzuleiten, wird ein Impuls an den EBP-Prüfanschluß gelegt, um das RS-Flipflop 940 zu setzen. Wie die Fig. 14D und 14E zeigen, wird der Ausgang Q des RS-Flipflops auf einen hohen Pegel gezwungen, sobald der Impuls am EBP- Prüfanschluß liegt. Die Hochpegelausgabe von Q wird auf die Leitungen 960 und 800 gelegt, um das Speicher-Flipflop B auf EIN zu setzen. Ist das Speicher-Flipflop C auf EIN gesetzt und ist auch das Speicher-Flipflop B auf EIN gesetzt, ist die Rückkopplungsschleife für den Betrieb bereit. Damit werden von nun an Felddatenausgaben über die Rückkopplungsschleife an die Feldadresseneingänge zurückgeführt. Es sollte beachtet werden, daß, wenn das Speicher-Flipflop B und das Speicher-Flipflop C dauernd auf EIN gesetzt sind, die Rückkopplungsflußrate durch die Rückkopplungsschleife lediglich durch die Rückkopplungsverzögerung 740 gesteuert wird.
Wenn der Prüfzyklus die eingeprägte binäre Zählfolge zur Selbstprüfung durchläuft, wechselt das LSB der Feldadresseneingaben gemäß der Darstellung in Fig. 13A zwischen hoch und niedrig hin und her. Die in Fig. 13A dargestellte Wellenform des LSB wird an die MISR-Aufzeichnungstaktschaltung 1000 gelegt. Es ist zu beachten, daß das UND-Gatter 1050 in der MISR-Aufzeichnungstaktschaltung 1000 über die Leitungen 960 und 1060 durch die hohe Ausgabe Q auf EIN gesetzt wird. Die erste Inverter/UND-Gruppe 1020 ist so aufgebaut, daß sie auf die positiv gerichteten Übergänge des LSB reagiert, um eine Taktimpulsausgabe zu erzeugen. Die zweite Inverter/UND-Gruppe 1030 ist so aufgebaut, daß sie auf die negativ gerichteten Übergänge des LSB reagiert, um eine Taktimpulsausgabe zu erzeugen. Die Ausgabe der ersten Inverter/UND-Gruppe 1020 und die Ausgabe der zweiten Inverter/UND- Gruppe 1030 werden auf die Eingänge eines ODER-Gatters 1040 gegeben. Die Taktimpulsausgaben sowohl des ersten Inverter/UND- Gatters 1020 als auch des zweiten Inverter/UND-Gatters 1030 können das ODER-Gatter 1040 passieren, wobei ein MISR-Aufzeichnungstaktimpuls gemäß der Darstellung in Fig. 13B erzeugt wird. Da das UND-Gatter 1050 durch die Ausgabe Q auf EIN gesetzt ist, breitet sich dieser MISR-Aufzeichnungstaktimpuls durch das UND- Gatter 1050 hindurch aus und wird über die Leitung 830 zum MISR- Aufzeichnungstakteingang geleitet. Damit erzeugt die MISR-Aufzeichnungstaktschaltung 1000 für jeden positiv gerichteten oder negativ gerichteten Übergang des LSB der Feldadresseneingaben einen Taktimpuls. Da diese MISR-Aufzeichnungstaktimpulse über die Leitung 830 an den MISR-Aufzeichnungstakteingang gelegt werden, zeichnet das MISR die Felddatenausgabe zu einem Zeitpunkt auf, der dem jeweiligen Übergang entspricht.
Wir kehren nun zum Speicherfeld 620 und der Rückkopplungsschleife zurück. Die binäre Zählfolge zur Selbstprüfung wird solange fortgesetzt, bis die Adresse 0000 an den Feldadresseneingängen erscheint, die das Ende des Selbstprüfzyklusses anzeigt. Diese Adresse auf der Feldadresseneingabeleitung 680 wird durch die Invertergruppe 910 invertiert und an die Eingänge des UND-Gatters 920 der Start-Stop-Schaltung 900 gelegt. Die invertierte und an das UND-Gatter 920 gelegte Adresse bewirkt, daß das UND- Gatter 920 eine Ausgabe erzeugt, die als Rücksetzimpuls über das ODER-Gatter 930 und eine Inverter/UND-Gruppe 1020a, die mit der Inverter/UND-Gruppe 1020 identisch ist, an den Rücksetzeingang des RS-Flipflops 940 geleitet wird, was in Fig. 14C zwischen den Zeiten T=N und T=N+1 dargestellt ist. Bei zurückgesetztem RS-Flipflop 940 geht die Ausgabe Q des RS-Flipflops gemäß der Darstellung in Fig. 14E zwischen den Zeiten T=N und T=N+1 auf einen Niedrigpegel. Zu dieser Zeit werden das Speicher-Flipflop B und die MISR-Aufzeichnungstaktschaltung 1000 auf AUS gesetzt, so daß die Rückkopplung der Felddatenausgaben zu den Feldadresseneingängen und die Erzeugung von MISR-Aufzeichnungstaktimpulsen beendet werden. In den Fig. 14F und 14G wird gezeigt, wie diese Beendigungen der Feldeingaben und der MISR-Aufzeichnungstaktimpulse mit dem in Fig. 14E gezeigten Stop-Signal koinzidieren.
Somit beinhaltet die Speicherfeldvorrichtung 610 in Fig. 11 die Funktion, eine Selbstprüfung von einem Zyklus durch eine eingeprägte binäre Zählfolge durchzuführen. Dieser eine Selbstprüfzyklus wird über den EBP-Prüfanschluß eingeleitet. Nachdem die Speicherfeldvorrichtung 610 eine Selbstprüfung von einem Zyklus durchgeführt hat, kann die binäre Zählfolge der Selbstprüfung, die an den Datenfeldausgängen ausgegeben und vom MISR aufgezeichnet worden ist, aus dem MISR ausgelesen und auf die fehlerfreie Arbeitsweise des Speicherfeldes 620 geprüft werden.
Es sollte beachtet werden, daß die in Fig. 11 gezeigte Speicherfeldvorrichtung 610 ein Aufbau ist, der darüber hinaus die Bestimmung der Zugriffszeit Tacc der Speicherfeldvorrichtung 610 erlaubt. Um diese durchzuführen, muß zunächst die Gesamtzahl der Folgenschritte bekannt sein, die im Speicherfeld 620 während einer binären Zählfolge zur Selbstprüfung auftreten. Dann kann die Zugriffszeit Tacc bestimmt werden, indem die gesamte Prüfzeit von Anfang bis Ende gemäß der Darstellung in Fig. 14E gemessen und durch die Gesamtzahl der Folgenschritte dividiert wird. Somit kann die Zugriffszeit Tacc der Speicherfeldvorrichtung 610 bestimmt bzw. mit der Angabe des Herstellers verglichen werden.
Eine Variante der Speicherfeldvorrichtung 610 sollte hervorgehoben werden. Häufig ist es wünschenswert, ein Speicherfeld herzustellen, das getaktete Adresseneingänge hat; d. h. ein Adressenwert wird bis zum Anstieg eines Taktimpulses nicht vom Speicherfeld entgegengenommen. Wird ein Speicherfeld dieser Art verwendet, kann entweder der Taktimpuls von außen geliefert werden, oder das Speicherfeld 610 kann mit einer internen Schaltung zur Takterzeugung ausgestattet werden. In dieser Hinsicht ist die MISR-Aufzeichnungstaktschaltung 1000 ein Beispiel für eine interne Taktschaltung, die dazu verwendet werden kann, diesen Taktimpuls zu liefern. Alternativ kann jede andere Schaltung zur Takterzeugung verwendet werden. Die einzige Einschränkung besteht darin, daß kein Taktimpuls erzeugt werden darf, bis die Adresseneingabe genügend Zeit zur Stabilisierung gehabt hat, und danach so schnell wie möglich erzeugt werden sollte, um die für die Prüfung der Vorrichtung erforderliche Zeit zu minimieren.
Ein letztes Merkmal, das in Hinblick auf die Speicherfeldvorrichtung 610 in Fig. 7A und Fig. 11 erwähnt werden sollte, ist, daß diese Vorrichtungen mit Speicherfeldvorrichtungen gemäß dem Stand der Technik kompatibel sind, da sie das Laden eines bekannten Prüfmusters in das Speicherfeld 620 bzw. dessen Auslesen aus dem Speicherfeld 620 erlauben. Dies wird durchgeführt, indem das Speicher-Flipflop B auf AUS gesetzt wird, so daß die Rückkopplungsschleife nicht arbeitet. Das Speicher-Flipflop A wird über Eingabe am normalen Lese/Schreibe-Anschluß und Leitung 670 auf EIN gesetzt. In diesem Prüfmodus wird sowohl an die erste Spannungsleitung 280 als auch an die zweite Spannungsleitung 290 dieselbe Spannung angelegt, so daß das Speicherfeld 620 auf normale Lese/Schreib-Art arbeitet. Um das Speicherfeld 620 zu prüfen, wird über die Adresseneingabeleitungen 650 der Vorrichtung und die Dateneingabeleitungen 300 der Vorrichtung ein bekanntes Prüfmuster ins Speicherfeld 620 geladen. Dann wird dieses Prüfmuster über die Adresseneingabeleitungen 650 der Vorrichtung und die Datenausgabeleitungen 700 der Vorrichtung ausgelesen. Somit ist die Speicherfeldvorrichtung 610 von der Bauart, die die Prüfung der Speicherfeldvorrichtung 620 durch Laden eines bekannten Prüfmusters in das Speicherfeld und Auslesen aus dem Speicherfeld erlaubt, wodurch die Speicherfeldvorrichtung 610 gemäß der vorliegenden Erfindung mit Speicherprüfeinrichtungen, die heutzutage Verwendung finden, vollständig kompatibel ist.
Als Ergebnis der zuvor beschriebenen Ausführungsbeispiele gemäß der vorliegenden Erfindung werden ein einfaches Verfahren und eine einfache Vorrichtung geliefert, in deren Rahmen Speicherfeldvorrichtungen mit eingeprägten binären Mustern, insbesondere mit einem eingeprägten binären Muster zur Selbstprüfung, realisiert werden können.

Claims

1. Speicherfeld (620) mit einer Vielzahl von Feldadresseneingängen (680, A&sub1;-A&sub4;), einer Vielzahl von Datenausgabeleitungen (690, D&sub1;-D&sub4;), einer Vielzahl von bistabilen Speicherzellen (210), einer ersten Spannungsleitung (280) und einer zweiten Spannungsleitung (290), wobei jede der bistabilen Speicherzellen (210) aus einer ersten und zweiten Hälfte aufgebaut ist, die wahlweise an die ersten Spannungsleitung (280) oder die zweite Spannungsleitung (290) angeschlossen werden können, so daß:

(a) während Zeiten, wenn die erste Spannungsleitung (280) und die zweite Spannungsleitung (290) mit demselben Spannungspegel versorgt werden, jede der beiden bistabilen Speicherzellen in einem bistabilen Modus arbeitet; und

(b) während Zeiten, wenn die erste (280) und die zweite (290) Spannungsleitung mit verschiedenen Spannungspegeln versorgt werden, die bistabilen Speicherzellen (210) in einem Modus mit eingeprägten binären Mustern arbeiten, wobei jede der bistabilen Speicherzellen (210) auf einen logischen Wert gesetzt wird, der einer gewählten Verbindungsart der bistabilen Speicherzelle (210) mit der ersten (280) und zweiten (290) Spannungsleitung entspricht, dadurch gekennzeichnet, daß

die Datenausgabeleitungen (690, D&sub1;-D&sub4;) über eine Rückkopplungsschleife (730, 740, 760, 770, 780, 790) mit den Feldadresseneingängen (680, A&sub1;-A&sub4;) verbunden sind, wobei die Rückkopplungsschleife (730, 740, 760, 770, 780, 790) eine Rückkopplungsverzögerung (740) enthält, deren Verzögerungszeit größer ist als die Zugriffszeit (Tacc) des Speicherfeldes (620)

2. Speicherfeld (620) gemäß Anspruch 1, weiterhin dadurch gekennzeichnet, daß

die Rückkopplungsschleife (730, 740, 760, 770, 780, 790) ein Schalterelement (780) zur Steuerung des Rückkopplungsbetriebs enthält.

3. Speicherfeld (620) gemäß Anspruch 1 oder 2, weiterhin dadurch gekennzeichnet, daß

die Rückkopplungsschleife weiterhin ein Taktgeberelement (760, 810, 820) enthält.

4. Speicherfeld (620) gemäß einem der vorherigen Ansprüche, weiterhin gekennzeichnet durch

eine Stop-Schaltung (900), die mit der Rückkopplungsschleife (790) und den Feldadresseneingängen (680, A&sub1;-A&sub4;) verbunden ist, um die Ausführung des Selbstprüfzyklus zu begrenzen.

5. Speicherfeld (620) gemäß Anspruch 4, wobei

der Ausgang der Stop-Schaltung (900) mit dem Schalterelement (780) verbunden ist.

6. Speicherfeld (620) gemäß Anspruch 4 oder 5, wobei

die Stop-Schaltung (900) eine Vielzahl von Invertern (910) umfaßt, deren Eingang mit der Rückkopplungsschleife (790) und den Feldadresseneingängen (680, A&sub1;-A&sub4;) verbunden ist und deren Ausgang mit dem Eingang eines UND-Gatters (920) verbunden ist,

die Ausgabe des UND-Gatters (920) an einen ersten Eingang eines ODER-Gatters (930) geleitet wird und ein zweiter Eingang des ODER-Gatters (930) mit einem Rücksetzanschluß (950) verbunden ist,

der Ausgang des ODER-Gatters (930) mit einem Rücksetzanschluß eines RS-Flipflops (940) verbunden ist, dessen Ausgang den Ausgang der Stop-Schaltung (900) bildet.

7. Speicherfeld (620) gemäß einem der vorherigen Ansprüche, weiterhin dadurch gekennzeichnet, daß

ein Schieberegister (720) mit mehreren Eingängen mit den Datenausgabeleitungen (690, D&sub1;-D&sub4;) verbunden ist.

8. Speicherfeld (620) gemäß Anspruch 7, weiterhin dadurch gekennzeichnet, daß

das Schieberegister (720) mit mehreren Eingängen einen Abtasteinlese-Port (840), einen Abtastauslese-Port (860), einen Abtasttakt-Port (850) und einen weiteren Taktport hat.

9. Speicherfeld (620) gemäß Anspruch 8, wobei

der weitere Taktport mit demselben Taktsignal verbunden ist wie das Taktgeberelement (760) in der Rückkopplungsschleife.

10. Speicherfeld (620) gemäß Anspruch 8, wobei

der weitere Taktport mit einer das Taktsignal selbsterzeugenden Schaltung (1000) verbunden ist.

11. Speicherfeld (620) gemäß Anspruch 10, wobei

die das Taktsignal selbsterzeugende Schaltung (1000) mit der Feldadresseneingabeleitung (A1, 790) verbunden ist, die das niederwertigste Bit (LSB) führt, und durch Änderungen des Wertes des niederwertigsten Bits (LSB) gesteuert wird.

12 Speicherfeld (620) gemäß einem der vorherigen Ansprüche, weiterhin dadurch gekennzeichnet, daß

in der Rückkopplungsschleife (730, 740, 760, 770, 780, 790) Inverter vorgesehen sind, um die Signale auf den Datenausgabeleitungen (690, D&sub1;-D&sub4;) zu invertieren, bevor sie an die Feldadresseneingänge (680, A&sub1; -A&sub4;) gegeben werden.

13. Verfahren zum Prüfen eines Speicherfeldes (620) gemäß den Ansprüchen 1 bis 12, das folgendes umfaßt:

einen ersten Schritt, bei dem ein Bitwert in jede bistabile Speicherzelle (210) geschrieben wird, indem eine erste Spannung (Vdd1) an die erste Spannungsleitung (280) gelegt wird, die sich von einer zweiten Spannung (Vdd2) unterscheidet, die an die zweite Spannungsleitung (290) gelegt wird;

einen zweiten Schritt, bei dem die in jeder bistabilen Speicherzelle (210) gespeicherten Bitwerte auf den Datenausgabeleitungen (690, D&sub1;-D&sub4;) ausgelesen werden;

einen dritten Schritt, bei dem die in jeder bistabilen Speicherzelle (210) gespeicherten Bitwerte über die Rückkopplungsschleife (730, 740, 760, 770, 780, 790) mit einer Verzögerung an die Feldadresseneingänge (680, A&sub1;-A&sub4;) geleitet werden, die größer ist als die Zugriffszeit (Tacc) des Speicherfeldes (620); und

einen vierten Schritt, bei dem die ausgelesenen Bitwerte mit den erwarteten Bitwerten verglichen werden.

14. Verfahren zum Prüfen eines Speicherfeldes gemäß Anspruch 13, weiterhin dadurch gekennzeichnet, daß

der zweite Schritt das Einlesen der gespeicherten Bitwerte in ein Schieberegister (720) mit mehreren Eingängen umfaßt; und

der vierte Schritt den Vergleich der Signatur im Schieberegister (720) mit mehreren Eingängen mit der erwarteten Signatur umfaßt.

15. Verfahren zum Prüfen eines Speicherfeldes gemäß Anspruch 13

oder 14, weiterhin dadurch gekennzeichnet, daß

eine Prüffolge durchgeführt wird, indem in den bistabilen Speicherzellen (210) an einer Feldadresse Bitwerte gespeichert werden, die den Speicherzellen (210) an der nächsten zu prüfenden Feldadresse entsprechen.

16. Verfahren zum Prüfen eines Speicherfeldes gemäß einem der Ansprüche 13 bis 15, weiterhin dadurch gekennzeichnet, daß

eine Prüffolge bei der Startfeldadresse beginnt, die angezeigt wird, wenn an den Feldadresseneingängen (680, A&sub1;-A&sub4;) keine Signale erscheinen.

17. Verfahren zum Prüfen eines Speicherfeldes gemäß Anspruch 16, weiterhin dadurch gekennzeichnet, daß

die Startfeldadresse dadurch erzeugt wird, daß ein Speicher- Flipflop (660, 680) ausgeschaltet wird, um die Feldadresseneingänge von anderen Signalen abzukoppeln.

18. Verfahren zum Prüfen eines Speicherfeldes gemäß Anspruch 15, 16 oder 17, weiterhin dadurch gekennzeichnet, daß

die Prüffolge bei der ersten Speicheradresse (z. B. 0000) beginnt und bei der letzten Speicheradresse (z. B. 1111) endet.

19. Verfahren zum Prüfen eines Speicherfeldes gemäß einem der Ansprüche 13 bis 18, weiterhin gekennzeichnet durch

einen Schritt, bei dem aus dem niederwertigsten Bit der ausgelesenen Bitwerte ein Taktsignal für das Schieberegister (720) mit mehreren Eingängen erzeugt wird.