DE2555435C2

DE2555435C2 - Monolithische hochintegrierte Halbleiterschaltung

Info

Publication number: DE2555435C2
Application number: DE2555435A
Authority: DE
Inventors: Bruce M Lexington Ky Cassidy; Raymond S Underhill Hockedy
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-12-20
Filing date: 1975-12-10
Publication date: 1982-04-08
Also published as: US3961251A; DE2555435A1; CA1048646A; IT1043512B; FR2295529A1; FR2295529B1

Description

Die Erfindung bezieht sich auf Halbleiterschaltungen, die so entworfen und angeordnet sind, daß ihre Prüfung erleichtert wird. Obwohl die Erfindung nicht darauf beschränkt ist, berührt sie in erster Linie hohe Integrationsgrade aufweisende Halbleiterplättchen, in denen Speicheranordnungen und ähnliche Anordnungen eingebettet sind.

Für Zwecke der Erörterung ist der Ausdruck »eingebettet« definiert als die Bedingung einer Speicheranordnung, eines Schaltungselementes oder einer Schaltungsanordnung auf einem hochintegrierten Halbleiterplättchen, daß die Speicheranordnung, das Schaltungselement oder die Schaltungsanordnung, wenn sie von anderen Schaltungen umgeben sind, nicht direkt von den Eingangs- und Ausgangsanschlüssen des Halbleiterplättchens zugänglich sind, weder insgesamt noch teilweise.

Ein Hauptproblem, das bei derartigen Schaltungen auftritt, ist das Prüfen der eingebetteten Speicheranordnung und insbesondere das, die richtigen Testdaten und Adressenworte den Eingängen der Speicheranordnung zuzuführen. Wenn logische Schaltungen die Anordnung in beträchtlichem Ausmaß umgeben, besteht das Problem darin, zu bestimmen, welche Eingangsmuster oder Folgen von Eingangsmustern den Haupteingängen der Anordnung zugeführt werden können, um die richtigen Muster der Speicheranordnung zuzuführen und danach, um aussagekräftige Resultate der Prüfdaten

ίο am Ausgang der Speicheranordnung zu erhalten.

Mit dem Aufkommen der hochintegrierten Schaltungen erhielten sowohl der Entwerfer einer Schaltung als auch der Hersteller von Bauelementen die Möglichkeit, die Anzahl der auf einem einzelnen Halbleiterplättchen unterzubringenden Schaltungen in großem Maße zu erhöhen. Aber bis nicht ein Weg gefunden worden ist, der das Prüfen von innerhalb des Halbleiterplättchens eingebetteten Schaltungen erlaubt, kann kein weiteres Anwachsen der Schaltungsdichte erwartet werden.

Selbstverständlich ist das Problem des Prüfens hochintegrierter Halbleiterplättchen auch in der Vergangenheit angegangen worden. Ein Beispiel ist das im US-Patent 37 61695 beschriebene pegelempfindliche Prüfverfahren. Im US-Patent 37 81 670 ist eine Wechselstrom-Funktionsprüfung eines hochintegrierten Halbleiterplättchens beschrieben, die während der Herstellung durchgeführt wird. Aus dem US-Patent 37 89 205 ist es bekannt, einzelne Halbleiterplättchen, die auf einer ebenen Karte montiert und untereinander so verbunden sind, daß sie eine gewünschte logische Funktion realisieren, durch elektronisches Isolieren der Halbleiterplättchen und durch Zuführen von Prüfmustern zu den Eingangsleitungen der zu prüfenden Halbleiterplättchen zu prüfen.

Andere Verfahren, die das Problem der Prüfung hochintegrierter Halbleiterplättchen angehen, sind in den US-Patenten 37 90 885, 37 62 037 und 37 72 595 beschrieben.

Keine der genannten US-Patentschriften enthält jedoch eine Lösung für das Prüfen eingebetteter Anordnungen.

Die Erfindung betrifft eine monolithische hochintegrierte Halbleiterschaltung, bestehend aus einer Speicheranordnung, die von zugeordneten logischen Schaltungen so umgeben ist, daß von den Haupt-Anschlußpunkten der Halbleiterschaltung, die der Verbindung mit externen Schaltungen dienen, kein direkter Zugang zu der Speicherschaltung möglich ist. Die Aufgabe besteht darin, bei einer solchen Halbleiterschaltung auch eine Prüfung der eingebetteten Schaltungen unter Verwendung üblicher Speicherprüfgeräte zu ermöglichen.

Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß erste Mittel für die direkte Eingabe eines Prüfmusters in die Speicheranordnung unter Umgehung der logischen Schaltungen und zweite Mittel für die direkte Verbindung der Speicherausgänge unter Umgehung der ihnen zugeordneten logischen Schaltungen mit den Haupt-Anschlußpunkten für die Ausgangssignale des Speichers vorgesehen sind.

Nachfolgend wird die Erfindung in Verbindung mit den Zeichnungen genauer beschrieben, von denen zeigt F i g. 1 ein vereinfachtes Blockschaltbild eines hochintegrierten Halbleiterplättchens gemäß der Erfindung,

F i g. 2 ein vereinfachtes Blockschaltbild jener Untergruppen der Anordnung nach Fig. 1, die erforderlich sind, um die Wirkungsweise der Erfindung zu erläutern. In Fig. 1 ist ein vereinfachtes Blockschaltbild der auf

einem hochintegrierten Halbleiterplättchen 11 befindlichen Schaltungen dargestellt.

Das Halbleiterplättchen 11 enthält typischerweise eine Reihe von logischen Schaltungen 12,13,14 und eine Speicheranordnung 15. Jede der logischem Schaltungen

12 bis 14 kann irgendeine Kombination logischer Schaltungen umfassen, z. B. Register, Decodierer usw.

Bei der Speicheranordnung 15 kann es sich um eine typische 64 χ 8 Anordnung handeln, was bedeutet, daß der Speicher aus 64 Speicherplätzen zu je 8 Bits besteht ig Die Erfindung ist jedoch nicht hinsichtlich der Speichergröße beschränkt und ist sowohl anwendbar auf kleinere als auch auf größere Speicheranordnungen.

Die Haupteingänge für die logischen Schaltungen 12,

13 und die anderen (nicht dargestellten) logischen Schaltungen auf dem Halbleiterplättchen sind allgemein durch die Bezugszahl 16 bezeichnet, während die Hauptausgänge des Halbleiterplättchens 11 allgemein durch die Bezugszahl 17 bezeichnet sind.

Das Halbleiterplättchen 11 enthält weiter Schieberegister-Verriegelungsstufen 18 mit zugeordneten logischen Schaltungen 14, eine Leitung von einem Haupteingang 16, die es gestattet, Daten in die Schieberegister-Verriegelungsstufen 18 einzugeben und eine Leitung zu einem Hauptausgang 17, um die Daten in den Verriegelungsstufen 18 auszugeben. Die Schieberegister-Verriegelungsstufen 18 erlauben es einem, sich die Ausgangsdaten der logischen Schaltung 14 anzusehen.

Eine Lese/Schreibleitung geht von einem Haupteingang 16 zu der Speicheranordnung 15 und teilt dieser mit, entweder eine Lese- oder eine Schreiboperarion durchzuführen. Eine Taktleitung führt von einem Haupteingang 16 zu der Speicheranordnung 15, um ihr eine Reihe von Impulsen zuzuführen.

Das so weit beschriebene Halbleiterplättchen 11 stellt eine eingebettete Speicheranordnung dar. So führen beispielsweise Zuleitungen von den Haupteingängen 16 zu den logischen Schaltungen 12, 13 und Verbindungsleitungen führen von den Schaltungen 12, 13, 14 zu der Speicheranordnung 15. Aber die Speicheranordnung ist von den Haupteingängen 16 und den Hauptausgängen 17 des Halbleiterplättchens aufgrund der dazwischenliegenden logischen Schaltungen 12,13 und 14 nicht direkt zugänglich.

Um diesem Problem zu begegnen, ist die Speicheranordnung 15 gemäß der Lehre der Erfindung mit Adressen-Torschaltungen 19, Dateneingabe-Torschaltungen 20 und Datenausgabe-Torschaltungen 21 versehen und für das Halbleiterplättchen 11 sind Leiterzüge vorgesehen, die die logischen Schaltungen 12,13 und 14 umgehen und dadurch einen direkten Zugang von den Haupteingängen 16 zu der Speicheranordnung 15 und von der Speicheranordnung 15 zu den Hauptausgängen 17 ermöglichen, ohne irgend eine der logischen Schaltungen 12,13 und 14 zu durchlaufen.

Die Wirkungsweise der Erfindung wird am besten anhand von Fig. 2 erläutert. Es sei Li eine der Verbindungsleitungen, die von den logischen Schaltungen 12 zu einer der Adressen-Torschaltungen 19 innerhalb der Speicheranordnung 15 führen. Es sei L 2 eine der Umgehungsleitungen, die von einem Haupteingang 16 zu einer der Adressen-Torschaltungen 19 innerhalb der Speicheranordnung 15 führt. Es ist die Kombination dieser Leitung L 2 mit der zu der Speicheranordnung 15 hinzugefügten Adressen-Torschaltung 19, die es erlaubt, die Eingänge der Speicheranordnung 15 entweder zu der logischen Schaltung 12 oder direkt zu dem Haupteingang 16 durchzuschalten.

Die Adressen-Prüfleitung, bezeichnet mit APL, die von einem Haupteingang 16 zu der Adressen-Torschaltung 19 führt, ist eine Steuerleitung, die bestimmt, ob das Eingangssignal für die Speicheranordnung 15 von der logischen Schaltung 12 oder direkt von dem Haupteingang 16 stammt D. h., die Prüfleitung APL steuert die Torschaltung 19 in der Weise, daß dip Speicheranordnung 15 entweder an die auf dem HaJbleiterplättchen befindlichen logischen Schaltungen angrenzt, wie das der Entwerfer des Halbleiterplättchens beabsichtigt oder über die Haupteingänge 16 direkt an ein Prüfgerät wie das beim Prüfbetrieb erforderlich ist

Die Wirkungsweise der logischen Schaltungen 13 und der zu der Speicheranordnung 15 hinzugefügten Dateneingabe-Torschaltungen 20, ist die gleiche, wie sie in Verbindung mit F i g. 2 beschrieben wurde, wobei die mit EPL bezeichnete Prüfleitung als Steuerleitung dient

Die Wirkungsweise der logischen Schaltungen 13 und der zu der Speicheranordnung 15 hinzugefügten Datenausgabe-Torschaltungen 21 ist im wesentlichen die gleiche, wie sie in Verbindung mit Fig.2 beschrieben wurde, wobei die Prüfleitung AUPL als Steuerleitung dient. Es sind Zuleitungen zu den Datenausgabe-Torschaltungen 21 vorhanden, die direkt von der Speicheranordnung 15 ausgehen als auch von anderen, auf dem Chip befindlichen (nicht dargestellten), logischen Schaltungen.

In Verbindung mit F i g. 2 wird die Wirkungsweise der Adressen-Torschaltung 19 beschrieben. Normalerweise ist das Potential der Prüfleitung APL negativ und bewirkt, daß das Ausgangspotential des Nicht-Gliedes

22 positiv ist und bereitet dadurch das obere UND-Glied 23 vor. Daher durchläuft jedes Signal, das von der logischen Schaltung 12 kommt, das UND-Glied

23 und gelangt dann über das ODER-Glied 24 zu der Speicheranordnung 15. Jedes Signal, das von einem Haupteingang 16 stammt, wird gesperrt, da das untere UND-Glied 25 nicht vorbereitet ist. Wenn jedoch geprüft wird, ist das Potential der Prüfleitung APL positiv. Das obere UND-Glied 23 ist nicht vorbereitet und das untere UND-Glied 25 ist vorbereitet. Daher werden Daten, die an einem Haupteingang 16 vorhanden sind, über das UND-Glied 25 und das ODER-Glied 24 direkt der Speicheranordnung 15 zugeführt.

Die Adressen-Torschaltung 19 ist weiter wahlweise mit einem an den Ausgang des ODER-Gliedes 24 angeschlossenen Nicht-Glied 26 versehen für die Fälle, in denen sowohl wahre als auch komplementäre Eingangssignale für die Speicheranordnung 15 erforderlich sind. Durch Einfügen der Torschaltungen als Teil der Speicheranordnung und durch Verdrahten der Torschaltungseingänge, wie gezeigt, kann man vollständig das Betriebsverhalten der Speicheranordnung steuern, unabhängig von irgendwelchen, auf dem Halbleiterplättchen befindlichen logischen Schaltungen. Die Haupteingänge 16 für die Adressen-Torschaltungen 19 und die Dateneingabe-Torschaltungen 20 als auch die Hauptausgänge 17 für die Datenausgabe-Torschaltungen 21 sind keine zusätzlichen Teile auf dem Halbleiterplättchen. Vorhandene Anschlußflächen werden zu unterschiedlichen Zeiten benutzt.

Andere Vorteile der Erfindung schließen die Flexibilität der Adressierung mit schnellen Zykluszeiten ein mit einer damit einhergehenden Einsparung an Prüfzeit Die Erzeugung der Prüfmuster wird vereinfacht. Aufgrund

der sich ergebenden Zeitersparnis ist ein ausgedehnteres Prüfen der Anordnung möglich. Aufgrund des erhöhten Durchsatzes ergeben sich finanzielle Einsparungen hinsichtlich der Prüfgeräte und durch die Möglichkeit, vorhandene Speicherprüfgeräte zu benutzen.

Ein weiterer aus der Erfindung sich ergebender Vorteil besteht darin, daß, wenn die Speicheranordnung geprüft worden ist, sie dazu benutzt werden kann, um das Prüfen der auf dem Halbleiterplättchen befindlichen logischen Schaltungen zu erleichtern, die der Speicheranordnung zugeordnet sind. Beispielsweise können die in F i g. 1 dargestellten logischen Schaltungen 12, die vor den Andressen-Torschaltungen 19 angeordnet ist, geprüft werden durch Laden der Speicheranordnung 15 unter der Steuerung der Prüfleitungen APL und EPL mit Adressendaten. Die Speicheranordnung erhält so eine gespeicherte Tabelle, durch die die logischen Schaltungen 12 geprüft werden können. Prüfbedingungen werden den logischen Schaltungen 12 so zugeführt, daß bestimmte Adressen ausgewählt werden. Die Daten aus jeder ausgeählten Adresse werden an der Breitseite des Halbleiterplättchens unter der Steuerung der Prüfleitungen gelesen und mit einer in dem Prüfgerät gespeicherten Tabelle verglichen. Nur die richtigen Adressen liefern die erwarteten Daten. Im Falle von Festwertspeichern iist das Muster bereits vorhanden und daher braucht die Anordnung nicht geladen zu werden.

Die vor den Dateneingabe-Torschaltungen 20 angeordneten logischen Schaltungen 13 können geprüft werden durch Steuerung der Adressen-Torschaltungen 19 über die Prüfleitung APL, während die Dateneingabe-Torschaltungen benutzt werden. Jeder Ausgangszustand der logischen Schaltung 13 wird dann in getrennte Adressen der Speicheranordnung 15 eingeschrieben. Die Adressen werden von dem Prügerät den Haupteingängen 16 zugeführt und von dort den Adressen-Torschaltungen 19. Wenn die Prüfung vollständig durchgeführt ist oder die Speicheranordnung gefüllt ist, erfolgt das Auslesen unter der Steuerung der Prüfleitungen APL und AUPL und die gespeicherten Ergebnisse werden in dem Prüfgerät verglichen.

Die Prüfzeit zur Prüfung der auf die Speicheranordnung 15 folgenden logischen Schaltungen kann merklich reduziert werden durch Benutzung der Speicheranordnung zur Speicherung von Prüfmustern. Die Speicheranordnung kann unter der Steuerung der Prüfleitungen EPLund APLgeladen werden, wodurch die Notwendigkeit der Eingabe dieser Muster in die Schieberegister eliminiert wird, obgleich die Schieberegisterstufen und

ίο das Ausgeben noch erforderlich sein können, um die logischen Schaltungen für die Ausgabe der Daten der Speicheranordnung zu prüfen, wenn nicht alle Ausgänge der logischen Schaltungen an den Hauptausgängen verfügbar sind.

Die in der Zeichnung durch die Blöcke 12, 13 und 14 dargestellten logischen Schaltungen können aus kombinatorischen und sequentiellen Logikschaitungen zusammengesetzt sein zur Durchführung einer großen Vielfalt von logischen Funktionen. Mit anderen Worten besteht die einzige Beschränkung, die den durch den Block 13 dargestellten logischen Schaltung auferlegt wird, darin, daß ihre Ausgänge geeignete Eingangssignale für die Dateneingabe-Torschaltungen 20 liefern. Entsprechend besteht die einzige Beschränkung, die den als Block dargestellten logischen Schaltungen auferlegt wird, darin, daß ihre Ausgänge die richtigen Adressen für die Adressen-Torschaltungen 19 liefern. Die durch den Block 14 dargestellten logischen Schaltungen können irgend eine gewünschte logische Funktion der Speicherausgangsdaten liefern.

Es sei bemerkt, daß der Lese/Schreibtaktgeber und andere für die Speicheranordnung erforderliche Steuerschaltungen auch durch auf dem Halbleiterplättchen befindliche logische Schaltungen erzeugt werden können, wodurch der direkte Zugriff zu diesen Eingängen der Speicheranordnung eliminiert wird. Durch Einfügen von Torschaltungen von der Art, wie sie durch die Schaltung nach F i g. 2 dargestellt ist, an den Eingängen der Speicheranordnung wird eine direkte Zugänglichkeit zu der Speicheranordnung erhalten.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. !Monolithische hochintegrierte Halbleiterschaltung, bestehend aus einer Speicheranordnung, die von zugeordneten logischen Schaltungen so umgeben ist, daß von den Haupt-Anschlußpunkten der Halbleiterschaltung, die der Verbindung mit externen Schaltungen dienen, kein direkter Zugang zu der Speicherschaltung möglich ist, dadurch gekennzeichnet, daß erste Mittel (L 2,19,20) für die direkte Eingabe eines Prüfmusters in die Speicheranordnung unter Umgehung der logischen Schaltungen (12, 13) und zweite Mittel (21) für die direkte Verbindung der Speicherausgänge unter Umgehung der ihnen zugeordneten logischen Schaltungen (14) mit den Haupt-Anschlußpunkten (17) für die Ausgangssignale des Speichers vorgesehen sind.

2. Monolithische hochintegrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Mittel Torschaltungen (19, 20) und Leiterzüge (L 2) umfassen, welche letzteren von den Haupt-Anschlußpunkten (16) parallel zu den logischen Schaltungen (12, 13) bis zu den ersten Eingängen (L 2) der Torschaltungen verlaufen, deren zweite Eingänge (Li) mit den Ausgängen der logischen Schaltungen verbunden sind und deren Steuereingängen (APL; EPL) ein Signal zuführbar ist, das über einen zu der Torschaltung gehörenden Inverter (22; Fig.2) während des Prüfbetriebes dasjenige (23) der beiden in der Torschaltung enthaltenen UND-Glieder (23, 25), das mit der logischen Schaltung verbunden ist, sperrt und während des normalen Betriebes das andere, das die Eingänge des Speichers direkt mit den Haupt-Anschlußpunkten verbindet.

3. Monolithische hochintegrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten Mittel ebenfalls Torschaltungen (21) sind, deren Eingänge direkt an die Speicherausgänge angeschlossen sind und deren Steuereingängen (AUPL) ein Signal zuführbar ist, durch das die Torschaltungen nur während des Prüfbetriebes durchgeschaltet werden, während die logischen Schaltungen (14) dann gesperrt sind.