JP2659095B2 - ゲートアレイ及びメモリを有する半導体集積回路装置 - Google Patents

ゲートアレイ及びメモリを有する半導体集積回路装置

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Description

【発明の詳細な説明】 〔概要〕 メモリを試験する機能を有し、入出力端子、ゲートア
レイ及びメモリを有する半導体集積回路に関し、 入出力ピン数を少なく構成でき、又、試験モード時に
用いる配線の形態を固定に構成して配線の無駄な引回し
を無くし、設計及び製造を容易にすることを目的とし、 該入力端子と第メモリ部とを接続する試験信号系配線
を装置の仕様に無関係にあらゆる装置に対して固定であ
る固定配線とし、通常信号系配線を装置の仕様に夫々対
応した自動配線とし、一の通常信号系配線の入出力端子
及び一の試験信号系配線の入出力端子を一の入出力ピン
において兼用とし、該一の入出力ピンから通常信号及び
試験信号を入出力できる構成としてなる。
〔産業上の利用分野〕 本発明はゲートアレイ及びメモリを有する半導体集積
回路装置、特に、メモリ出荷受入れ試験等を行なう機能
を設けられた半導体集積回路装置に関する。
このような半導体集積回路装置ではその信頼性向上の
ために、メーカ側においてメモリ出荷受入れ試験を行な
う。この場合、半導体集積回路装置にはメモリ試験回路
が設けられており、入出力ピン数を極力少なく構成で
き、又、配線を無駄に引回すことなく配線領域を有効に
用いるように構成することが必要である。
〔従来の技術〕
第４図は従来装置の概略図を示す。同図中、1,2はゲ
ートアレイ、３はRAMである。４は通常信号入力端子、
５は試験信号入力端子、６は出力端子である。一方、ゲ
ートアレイ１、RAM3、ゲートアレイ２間を接続する配線
としては通常信号及び試験信号系があるが、これらはい
ずれも自動配線（装置毎に異なり、その仕様に対応して
適宜配線される配線）とされている。
即ち、ゲートアレイの論理回路が決まった理知等コン
ピュータ等を利用して形成される配線パターン形成工程
にて、製品毎に形成されている。
ここで、通常モード時、アドレス信号、ブロックセレ
クト信号、書込み信号、通常入力データ等の通常信号を
端子４に供給する。通常入力データはゲートアレイ１を
介してRAM3に供給され、ブロックセレクト信号にてセレ
クトされたブロックから書込み信号によってRAM3のメモ
リセルアレイに書込まれる。又、ここから読出された通
常出力データはゲートアレイ２を介して出力端子６より
取出される。
次に、試験モード時、アドレス信号、ブロックセレク
ト信号、書込み信号、試験入力データ等の試験信号を端
子５に供給する。試験入力データはゲートアレイ１を介
してRAM3に供給され、ブロックセレクト信号にてセレク
トされたブロックから書込み信号によってRAM3のメモリ
セルアレイに書込まれる。又、これから読出された試験
出力データはゲートアレイ２を介して出力端子６より取
出される。ここで、試験出力データによってRAM3の状態
を確認できる。
〔発明が解決しようとする問題点〕
上記従来装置は通常信号入力端子４及び試験信号入力
端子５が別々の入出力ピンに設けられているので、入出
力ピン数が多くなり、このため、ゲートアレイ本来の使
用ピン数が試験信号用のピンのために削られることにな
り、ゲートアレイ1,2を有効利用できない問題点があっ
た。又、試験信号系の配線は通常信号系の自動配線に従
って自動配線とされており、このため、試験信号系の配
線も装置の仕様に左右されてその装置毎に配線を行なわ
なければならず、配線の無駄な引回しが多くなり、しか
も、設計及び製造に多くの時間を必要とする問題点があ
った。
本発明は、入出力ピン数を少なく構成でき、配線の無
駄な引回しがなく、設計及び製造を容易に行ない得る半
導体集積回路装置を提供することを目的とする。
〔問題点を解決するための手段〕
第１図は本発明装置の全体構成図を示す。同図中、1
2,13は試験をされるRAM、10,11はゲートアレイである。
18は通常信号系配線で、自動配線とされており、17は試
験信号系配線で、固定配線とされている。151,161は入
出力ピンを含む入出力部で、通常信号系配線の入出力端
子及び試験信号系配線の入出力端子を兼用としている入
出力ピンである。
〔作用〕
本発明では、通常信号系配線の入出力端子及び試験信
号配線の入出力端子を一つの入出力ピンにおいて兼用し
ているので、従来装置に比して入出力ピン数を少なく構
成でき、又、試験信号系配線を固定配線としているの
で、配線を無駄に引回すことがなく、設計及び製造を短
時間で行ない得る。
〔実施例〕
第２図は本発明装置の主として試験信号系の固定配線
図を示し、チップイメージで描いたものである。同図
中、10,11はゲートアレイ（ロジック構成）、12,13はRA
Mである。14はI/O端子領域で、15,16はI/O端子領域14内
のI/O端子（入出力ピン群）を有するI/Oバッファ部であ
る。同図中、黒塗した太い線17は試験信号系の固定配線
であり、装置の仕様に関係なくあらゆる装置に対して固
定である。通常信号系の自動配線18は固定配線17の領域
外にその装置の仕様に対応して適宜配線されている。自
動配線18はゲートアレイ10、RAM12,13、ゲートアレイ11
を接続し、固定配線17はゲートアレイ10,11を介さずRAM
12,13を接続する。
後述のように、固定配線（試験信号系）17及び自動配
線（通常信号系）18の入力端子はI/O端子15の各I/O端子
（入出力ピン）において兼用とされている。
第３図（Ａ）〜（Ｃ）は夫々第２図に破線で示す領域
Ａ〜Ｃの具体構成図を示す。第３図（Ａ）〜（Ｃ）にお
いて、●は試験信号系端子、○は通常信号系端子、実線
は１層配線、破線は２層配線、◇は１層配線と２層配線
とを接続する接続点である。
第３図（Ａ）において、I/O端子を有するI/Oバッファ
部15はI/O端子15PとI/Oバッファ15Bとを有するI/O部1
51,152,…からなる。各I/O部151,152,…から引出された
試験信号系固定配線17はゲートアレイ11介さず配線領域
内を配線されている。又、各I/O部151,152,…から引出
された通常信号系自動配線18は固定配線17以外の領域内
を配線され、ゲートアレイ11に接続されている。この場
合、固定配線17及び自動配線18の入力端子はI/O端子15
の一つのI/O部（入出力ピン）151,152,…において兼用
とされている。
第３図（Ｂ）において、I/O端子15から引出された固
定配線17はRAM12に配線される一方、RAM12から引出され
た固定配線17はI/O端子16に配線されている。又、ゲー
トアレイ10から引出された自動配線18は固定配線17以外
の領域内を配線され、RAM12に接続されている。ここ
で、20はOR−AND回路にて構成されている切換ゲートで
あり、固定配線17のモード切換信号系固定配線17′から
例えばＬレベルのモード切換信号TMを供給されることに
よりRAM12を試験モードに、Ｈレベルのモード切換信号
を供給されることによりRAM12を通常モードに夫々切換
える。
第３図（Ｃ）において、ゲートアレイから引出された
自動配線18及びRAM12から引出された固定配線17はI/O端
子16のI/O部161のノアゲート21に配線されており、I/O
部161のパッド22に接続されている。23は電源ライン
で、２層の固定配線とされている。
このように本発明装置は、試験信号系の入力端子及び
通常信号系の入力端子を１つの入出力ピンにおいて兼用
し、１つの入出力ピンから通常信号及び試験信号の各信
号が取出せるように構成し、かつ、試験信号系の配線を
固定配線、通常信号系の配線を自動配線としている。
なお、上記実施例はゲートアレイ及びRAMともに夫々
２個ずつ設けた構成であるが、夫々１個ずつ設けた構成
でもよい。
〔発明の効果〕
以上説明した如く、本発明によれば、通常信号系配線
の入出力端子及び試験信号系配線の入出力端子を一つの
入出力ピンにおいて兼用しているので、これらを別々の
入出力ピンで構成していた従来装置に比して入出力ピン
数を少なく構成し得、このため、ゲートアレイ本来の入
出力ピンが削られることはなく、ゲートアレイを有効利
用でき、又、試験信号系配線を固定配線としているの
で、配線の無駄な引回しがなくなり、又、製品毎に配線
パターンの異なるゲートアレイであっても試験用の配線
パターンは全て画一的であるため、試験工程における配
線を伝わる信号の遅延等も画一的に設定できるので、ゲ
ートアレイに製品によらず、同一の試験ができ、製造を
短時間で行ない得、又、製品毎に異なる配線ターンにあ
わせて試験用パターンを形成する工程が不要となり、試
験を短時間で行ない得る。
【図面の簡単な説明】
第１図は本発明装置の全体構成図、 第２図は試験信号系の固定配線図、 第３図は第２図に示す一部の領域の具体構成図、 第４図は従来装置の概略図である。 図において、 10,11はゲートアレイ、 12,13はRAM、 15,16はI/O端子（入出力ピン群）、 151,152,…,161…はI/O部（入出力ピン）、 17は試験信号系固定配線、 17′はモード切換信号系固定配線、 18は通常信号系自動配線、 20は切換ゲート を示す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリ（12,13）を試験する機能を有し、
    入出力端子、ゲートアレイ部（10,11）及びメモリ部（1
    2,13）を有する半導体集積回路装置において、 該入出力端子と該メモリ部とを接続する試験信号系配線
    を装置の仕様に無関係に固定である固定配線（17）と
    し、 通常信号系配線を装置の仕様に夫々対応した自動配線
    （18）とし、 一の通常信号系配線の入出力端子及び一の試験信号系配
    線の入出力端子を一の入出力ピン（15,16）において兼
    用とし、該一の入出力ピン（151,161）から通常信号及
    び試験信号を入出力できる構成としてなることを特徴と
    するゲートアレイ及びメモリを有する半導体集積回路装
    置。
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