JPS6076141A - 集積論理回路 - Google Patents
集積論理回路Info
- Publication number
- JPS6076141A JPS6076141A JP18475783A JP18475783A JPS6076141A JP S6076141 A JPS6076141 A JP S6076141A JP 18475783 A JP18475783 A JP 18475783A JP 18475783 A JP18475783 A JP 18475783A JP S6076141 A JPS6076141 A JP S6076141A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- logic circuit
- wiring system
- bidirectional
- plural
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 16
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マスタースライス方式でよる集積回路に関す
る。
る。
通常マスタースライス方式でよる集積回路においてはチ
ップ上にトランジスタ、抵抗器など論理ＬＳＩに必要な
素子をあらかじめ形成しておき、配線によって派生品種
所望の回路構成を実現する方法がとられる。Ｌかるに仁
の従来方法はＣＰＵ。
ップ上にトランジスタ、抵抗器など論理ＬＳＩに必要な
素子をあらかじめ形成しておき、配線によって派生品種
所望の回路構成を実現する方法がとられる。Ｌかるに仁
の従来方法はＣＰＵ。
メモリなどの高集積論理回路をマスタースライス集積回
路の一部として混在させるような大規模論理回路の構成
に対しては必ずしも万全の手段とは言いがたい。すなわ
ちこれらの大規模論理回路はＣＰＵやメモリなど独立し
た論理回路を有しているため派生品種を構成するだめの
配線はきわめて多くなシ従来のマスタースライス手法に
よる個別化はほとんど困難となる。例えばコンピュータ
による自動配線を行なうような場合この問題は致命的で
あシ何んらかの新しい手段が望まれる。
路の一部として混在させるような大規模論理回路の構成
に対しては必ずしも万全の手段とは言いがたい。すなわ
ちこれらの大規模論理回路はＣＰＵやメモリなど独立し
た論理回路を有しているため派生品種を構成するだめの
配線はきわめて多くなシ従来のマスタースライス手法に
よる個別化はほとんど困難となる。例えばコンピュータ
による自動配線を行なうような場合この問題は致命的で
あシ何んらかの新しい手段が望まれる。
本発明拡、このような大規模論理回路における個別化工
程の簡単化を実現すべく、独立した論理回路部間に共通
配線領域をもうけることにより従来方式の問題点を解決
しようとするものである。
程の簡単化を実現すべく、独立した論理回路部間に共通
配線領域をもうけることにより従来方式の問題点を解決
しようとするものである。
すなわち本発明社複数の機能プ四ツクを含む複数の論理
回路部を有するマスタースライス方法でなる集積回路に
おいて当該複数の論理回路部間の接続が、固定された領
域に予め準備された派生品種に共通６第一の配線系と尚
該第−の配線系と前記論理回路部間とを接続する派生品
種個有の第２の配線系と？介してなされかつ前記第一の
配線系に属する各々の配線が前記複数の論理回路部間で
信号の受液を行なう双方向性の基幹配線としても使用さ
れることを特徴とする集積論理回路を提供するものであ
る。
回路部を有するマスタースライス方法でなる集積回路に
おいて当該複数の論理回路部間の接続が、固定された領
域に予め準備された派生品種に共通６第一の配線系と尚
該第−の配線系と前記論理回路部間とを接続する派生品
種個有の第２の配線系と？介してなされかつ前記第一の
配線系に属する各々の配線が前記複数の論理回路部間で
信号の受液を行なう双方向性の基幹配線としても使用さ
れることを特徴とする集積論理回路を提供するものであ
る。
以１図面により本発明の群細について述べる。
第１図においてａは本発明の特徴的な所すなわちマスタ
ースフイス方式でなる集棋回路の派生品種における回路
構成に関係ムくチップ上の特定部分に施設されＩＬ固定
配線を示すがこのａ郡の配線は主に複数の論理回路部間
の信号の受液が可能な双方向性の基幹配線として使用さ
れる（以下これらをバス形式なる配線と略称する）。
ースフイス方式でなる集棋回路の派生品種における回路
構成に関係ムくチップ上の特定部分に施設されＩＬ固定
配線を示すがこのａ郡の配線は主に複数の論理回路部間
の信号の受液が可能な双方向性の基幹配線として使用さ
れる（以下これらをバス形式なる配線と略称する）。
本発明におけるこのバス形式なる配線は、マスタースラ
イス方式におけるトランジスタ、抵抗器などの共通工程
と同様に構成されるか、又杜配線設計段階で派生品椋に
共通なパターンとして構成されるか、更には個別化工程
で使用される論理ブロックど同様なブロックとして構成
される配線系である。
イス方式におけるトランジスタ、抵抗器などの共通工程
と同様に構成されるか、又杜配線設計段階で派生品椋に
共通なパターンとして構成されるか、更には個別化工程
で使用される論理ブロックど同様なブロックとして構成
される配線系である。
ｂはマスタースライス方式でなる集積回路における複数
の機ｍｌブロックを有する論理回路部であシその入出力
部には単なる入出カバツーファー、３−ステート、およ
び双方向バッファー等によシ構成される。
の機ｍｌブロックを有する論理回路部であシその入出力
部には単なる入出カバツーファー、３−ステート、およ
び双方向バッファー等によシ構成される。
Ｃは前記複数の礪能ブロックを含む論理回路部すと前記
バス形式なる配線糸ａとの間で派生品種個有の接続を行
なう配線系であり論理回路部すの端子の属性によって単
一方向に信号を払掃する通常配線又は双方向性配線とし
て使用されるものである。
バス形式なる配線糸ａとの間で派生品種個有の接続を行
なう配線系であり論理回路部すの端子の属性によって単
一方向に信号を払掃する通常配線又は双方向性配線とし
て使用されるものである。
かかる方式において第２図のようにバス形式なる配線ｄ
について回路規模、論理構成、およびｈＣＬ、ＴＴ、Ｌ
、ＣＭＯ８等の回路などの種々の要素に鑑みて予め適切
なる配散を行なっておりば、個別化工程では論理回路部
ｅとバス形式でなる配線ｄとの間の配疎は配？＃ｆのみ
によって完成させることができるためコンピュータ等に
よる自動配線においても高い配線性を得ることができる
。
について回路規模、論理構成、およびｈＣＬ、ＴＴ、Ｌ
、ＣＭＯ８等の回路などの種々の要素に鑑みて予め適切
なる配散を行なっておりば、個別化工程では論理回路部
ｅとバス形式でなる配線ｄとの間の配疎は配？＃ｆのみ
によって完成させることができるためコンピュータ等に
よる自動配線においても高い配線性を得ることができる
。
又大規模回路においては完成後のチップの泗定が複雑と
なるため、その方法の簡略化が今一つの問題となってい
るが本発明のバス形式なる配＃ｄを使用することにより
、論理回路部ｅの入出力ｇは３ステ一ト形式又は双方向
形式をとることが可能であるため被測定部を限定するこ
とができ効率のよい測定が可能となる。。
なるため、その方法の簡略化が今一つの問題となってい
るが本発明のバス形式なる配＃ｄを使用することにより
、論理回路部ｅの入出力ｇは３ステ一ト形式又は双方向
形式をとることが可能であるため被測定部を限定するこ
とができ効率のよい測定が可能となる。。
さらに配線系の大部分をし、めるバス形式なる配線系ｄ
は個別化とは無関係の固定された共通パターンであるた
めにその配線容量、抵熔値などを一定にせしむることか
可能となシ、派生品種開発時、配線設計前に＆ｉ理四回
路間遅延情報な正碇に見積ることができる利点がある。
は個別化とは無関係の固定された共通パターンであるた
めにその配線容量、抵熔値などを一定にせしむることか
可能となシ、派生品種開発時、配線設計前に＆ｉ理四回
路間遅延情報な正碇に見積ることができる利点がある。
奇抜マスタースライス方式でなる餘積回路れＣＰＵやメ
モリ、Ｉｌｏなどを混在させたバス形式を必要とする論
理回路を包含するが如き方向に進むことが予想されるが
この様なバス形式でなる論理回路に特に本発明が効果を
発揮することは言うまでもない。
モリ、Ｉｌｏなどを混在させたバス形式を必要とする論
理回路を包含するが如き方向に進むことが予想されるが
この様なバス形式でなる論理回路に特に本発明が効果を
発揮することは言うまでもない。
第１図は本発明の横木構成を示す図、第２図は本発明に
おける配線接続の構成を示す図である。 図中の符号
おける配線接続の構成を示す図である。 図中の符号
Claims (1)
- 複数の論理回路部を有するマスタースライス方式でよる
集積回路において、当該複数の論理回路部間の接続が、
固走された領域に予め準備さねた派生品種に共通の第一
の配線系と轟該叱−の配線系と前記論理回路部間とを接
続する派生品種個有のｍ２の配線系とを介してなされ、
かつ前記ｇ−の配線系に属する各々の配線が前記複数の
論理回路部間で信号の完投を行なう双方向性の基幹配線
としても使用されることを特徴とする集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18475783A JPS6076141A (ja) | 1983-10-03 | 1983-10-03 | 集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18475783A JPS6076141A (ja) | 1983-10-03 | 1983-10-03 | 集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076141A true JPS6076141A (ja) | 1985-04-30 |
Family
ID=16158805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18475783A Pending JPS6076141A (ja) | 1983-10-03 | 1983-10-03 | 集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076141A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647635A (en) * | 1987-06-30 | 1989-01-11 | Fujitsu Ltd | Semiconductor integrated circuit device with gate array and memory |
| JPH02224371A (ja) * | 1989-02-27 | 1990-09-06 | Nec Corp | ゲートアレイｌｓｉ |
| US5017993A (en) * | 1989-02-20 | 1991-05-21 | Hitachi, Ltd. | Semiconductor integrated circuit device with bus lines |
-
1983
- 1983-10-03 JP JP18475783A patent/JPS6076141A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647635A (en) * | 1987-06-30 | 1989-01-11 | Fujitsu Ltd | Semiconductor integrated circuit device with gate array and memory |
| US5017993A (en) * | 1989-02-20 | 1991-05-21 | Hitachi, Ltd. | Semiconductor integrated circuit device with bus lines |
| JPH02224371A (ja) * | 1989-02-27 | 1990-09-06 | Nec Corp | ゲートアレイｌｓｉ |
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