JPS6371671A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPS6371671A JPS6371671A JP61216630A JP21663086A JPS6371671A JP S6371671 A JPS6371671 A JP S6371671A JP 61216630 A JP61216630 A JP 61216630A JP 21663086 A JP21663086 A JP 21663086A JP S6371671 A JPS6371671 A JP S6371671A
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- JP
- Japan
- Prior art keywords
- input
- output
- circuit block
- signal
- pins
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- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 37
- 238000010586 diagram Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 102000005591 NIMA-Interacting Peptidylprolyl Isomerase Human genes 0.000 description 2
- 108010059419 NIMA-Interacting Peptidylprolyl Isomerase Proteins 0.000 description 2
- 102000007315 Telomeric Repeat Binding Protein 1 Human genes 0.000 description 2
- 108010033711 Telomeric Repeat Binding Protein 1 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は大規模集積回路(以下LSIと称す)の出力レ
ベルのテスト方式に係シ、内部回路を複数のブロックに
分割し、テストピンから入力される信号の値の組み合わ
せにより、只一つのブロックだけが動作モードとなシ、
またテストモードの際の当該ブロックへの入力信号は他
の信号の入力ピンからマルチプレクサされて入力され、
まだ当該ブロックからの出力信号は他の信号の出力ピン
からマルチプレクサされて出力され、テスト用として特
に設けるピン数を著しく減少させたLSIを提供するも
のである。
ベルのテスト方式に係シ、内部回路を複数のブロックに
分割し、テストピンから入力される信号の値の組み合わ
せにより、只一つのブロックだけが動作モードとなシ、
またテストモードの際の当該ブロックへの入力信号は他
の信号の入力ピンからマルチプレクサされて入力され、
まだ当該ブロックからの出力信号は他の信号の出力ピン
からマルチプレクサされて出力され、テスト用として特
に設けるピン数を著しく減少させたLSIを提供するも
のである。
従来の技術
従来のLSIのブロック図を第4図に示す。
第4図において、1は内部の回路ブロック1であって、
入力端子101,102.出力端子103゜104を有
する。2は内部の回路ブロック2であって、入力端子2
01,202.出力端子203゜204を有する。5.
6は入力ピンPIN1 。
入力端子101,102.出力端子103゜104を有
する。2は内部の回路ブロック2であって、入力端子2
01,202.出力端子203゜204を有する。5.
6は入力ピンPIN1 。
P工N2であッテ、前記入力端子101,102に接続
される。
される。
9.10は出力ピンPOUT1.POUT2であって、
9は前記出力端子203に接続される。
9は前記出力端子203に接続される。
13はテスト信号入力用のテストピン’rxs’rsで
あって、14は前記13から入力されるテスト信号と前
記ブロック1の出力端子103からの出力信号とをマル
チブレクスする選択信号を入力する入力ピン5EL1で
ある。14が1ならば前記103からの出力信号が前記
201の入力端子に入力される。14がOならば前記1
3からの入力信号が前記201の入力端子に入力される
。前記15は前記出力端子104から出力される出力信
号と前記出力端子204から出力される出力信号とをマ
ルチブレクスする選択信号を入力する入力ピン5EL2
である。15が1ならば前記204からの出力信号が前
記10の出力ピンから出力され、16がQならば前記1
04からの出力信号が前記1oの出力ビンから出力され
る。
あって、14は前記13から入力されるテスト信号と前
記ブロック1の出力端子103からの出力信号とをマル
チブレクスする選択信号を入力する入力ピン5EL1で
ある。14が1ならば前記103からの出力信号が前記
201の入力端子に入力される。14がOならば前記1
3からの入力信号が前記201の入力端子に入力される
。前記15は前記出力端子104から出力される出力信
号と前記出力端子204から出力される出力信号とをマ
ルチブレクスする選択信号を入力する入力ピン5EL2
である。15が1ならば前記204からの出力信号が前
記10の出力ピンから出力され、16がQならば前記1
04からの出力信号が前記1oの出力ビンから出力され
る。
発明が解決しようとする問題点
このような従来のLSIでは回路規模が大きくなる程テ
ストビンがふえ、またマルチプレクサ用の選択信号も必
要となシ、回路が複雑になっていた。
ストビンがふえ、またマルチプレクサ用の選択信号も必
要となシ、回路が複雑になっていた。
本発明はかかる点に濫みてなされたもので、内部回路の
テスト用として特に設けるピンの数を著しく減少させた
LSIを提供することを目的としている。
テスト用として特に設けるピンの数を著しく減少させた
LSIを提供することを目的としている。
問題点を解決するだめの手段
本発明は複数N個のテストピンと、前記テストピンから
入力される信号の値をデコードして得られる2のN乗本
より少々いクリア信号と前記クリア信号により初期化さ
れる。前記クリア信号と同数の回路ブロックを具備し、
前記回路ブロックの内部で、クリア信号がノンアクティ
ブになっている時は、当該回路ブロックの出力信号を、
前記クリア信号がアクティブの時には当部回路ブロック
の入力信号を出力ビンから出力するマルチプレクサ回路
を有することを特徴とする大規模集積回路である。
入力される信号の値をデコードして得られる2のN乗本
より少々いクリア信号と前記クリア信号により初期化さ
れる。前記クリア信号と同数の回路ブロックを具備し、
前記回路ブロックの内部で、クリア信号がノンアクティ
ブになっている時は、当該回路ブロックの出力信号を、
前記クリア信号がアクティブの時には当部回路ブロック
の入力信号を出力ビンから出力するマルチプレクサ回路
を有することを特徴とする大規模集積回路である。
作用
本発明は上記した構成により、テストモード時にはテス
トピンに入力する信号の値の組合わせにより、只一つの
回路ブ、ロックが動作し、当該回路ブロックの入力信号
は他の回路ブロックの入力端子に接続されている入力ピ
ンから入力することができ、まだ当該回路ブロックの出
力信号は他の回路ブロックの出力端子に接続されている
出力ビンから出力させることができ、テスト用として特
に設けるピンの数を著しく減少させることができる。
トピンに入力する信号の値の組合わせにより、只一つの
回路ブ、ロックが動作し、当該回路ブロックの入力信号
は他の回路ブロックの入力端子に接続されている入力ピ
ンから入力することができ、まだ当該回路ブロックの出
力信号は他の回路ブロックの出力端子に接続されている
出力ビンから出力させることができ、テスト用として特
に設けるピンの数を著しく減少させることができる。
実施例
第1図は本発明の大規模集積回路の一実施例を示すブロ
ック図である。第1図において1は内部の回路ブロック
1であって、入力端子101,102゜出力端子103
,104.クリア信号入力端子100を有する。2は内
部の回路ブロック2であって、入力端子201,202
.出力端子2o3゜クリア信号入力端子2ooを有する
。入力端子201.202は各々前記出力端子IQ3.
IQ4に接続される。3は内部の回路ブロック3であっ
て、入力端子301,302.出力端子303゜304
、クリア信号入力端子300を有する。入力端子301
は前記出力端子203に入力端子302は前記出力端子
104に各々接続される。
ック図である。第1図において1は内部の回路ブロック
1であって、入力端子101,102゜出力端子103
,104.クリア信号入力端子100を有する。2は内
部の回路ブロック2であって、入力端子201,202
.出力端子2o3゜クリア信号入力端子2ooを有する
。入力端子201.202は各々前記出力端子IQ3.
IQ4に接続される。3は内部の回路ブロック3であっ
て、入力端子301,302.出力端子303゜304
、クリア信号入力端子300を有する。入力端子301
は前記出力端子203に入力端子302は前記出力端子
104に各々接続される。
4はクリア信号発生ブロックであって、入力端子401
j402.出力端子403,404.40E5を有する
。出力端子403,404,405は各回路ブロックの
クリア信号入力端子100,200゜300に接続され
る。5,6は入力ピンPIN1゜PIN2であって、各
々前記入力端子101゜102に接続される。7.8は
テストビンTEST1゜TK3T2であって、各々前記
入力端子401.402に接続される。
j402.出力端子403,404.40E5を有する
。出力端子403,404,405は各回路ブロックの
クリア信号入力端子100,200゜300に接続され
る。5,6は入力ピンPIN1゜PIN2であって、各
々前記入力端子101゜102に接続される。7.8は
テストビンTEST1゜TK3T2であって、各々前記
入力端子401.402に接続される。
第2図は第1図中のクリア信号発生ブロックの内部回路
を示す回路図である。図中の11は例えばTTLで示す
と74LS139のようなデ、コーダ回路であり、入力
端子111,112.出力端子113.114.115
.118を有する。入力端子j11,112は当クリア
信号発生ブロックの入力端子401,4Q2に接続され
る。
を示す回路図である。図中の11は例えばTTLで示す
と74LS139のようなデ、コーダ回路であり、入力
端子111,112.出力端子113.114.115
.118を有する。入力端子j11,112は当クリア
信号発生ブロックの入力端子401,4Q2に接続され
る。
出力端子114,115,116は各々113とナント
ゲートを介して、当クリア信号発生ブロックの出力端子
403,404,405と接続され、テストビン了、8
の値によって下表に示すように403,404,405
にクリア信号が発生する。すなわち、7,8が両方0に
すると、全ブロックが動作をする動作モードになシ、そ
れ以外にすると只一つのブロックが動作するテストモー
ドとなる。
ゲートを介して、当クリア信号発生ブロックの出力端子
403,404,405と接続され、テストビン了、8
の値によって下表に示すように403,404,405
にクリア信号が発生する。すなわち、7,8が両方0に
すると、全ブロックが動作をする動作モードになシ、そ
れ以外にすると只一つのブロックが動作するテストモー
ドとなる。
第3図は第1図中の回路ブロック1を例にとった本LS
Iの内部回路ブロックの回路図でちる。
Iの内部回路ブロックの回路図でちる。
なお回路ブロック2、回路ブロック3も同様の構成とす
る。第3図において、12は本来の処理を行なう処理回
路で入力端子121,122.出力端子123,124
を有する。入力端子121゜122は当該回路ブロック
1の入力端子101゜102に接続される。出力端子1
23,124はマルチプレクス回路を介して当該回路ブ
ロックの出力端子103,104に接続され、出力端子
103からは100のクリア信号入力端子からのクリア
信号が1ならば出力端子123からの信号が、クリア信
号が0ならば当該回路ブロックの入力端子101からの
信号が出力される。また同様に、出力端子104からは
クリア信号が1ならば出力端子124からの信号が、ク
リア信号が0々らば当該回路ブロックの入力端子1o2
からの信号が出力される。
る。第3図において、12は本来の処理を行なう処理回
路で入力端子121,122.出力端子123,124
を有する。入力端子121゜122は当該回路ブロック
1の入力端子101゜102に接続される。出力端子1
23,124はマルチプレクス回路を介して当該回路ブ
ロックの出力端子103,104に接続され、出力端子
103からは100のクリア信号入力端子からのクリア
信号が1ならば出力端子123からの信号が、クリア信
号が0ならば当該回路ブロックの入力端子101からの
信号が出力される。また同様に、出力端子104からは
クリア信号が1ならば出力端子124からの信号が、ク
リア信号が0々らば当該回路ブロックの入力端子1o2
からの信号が出力される。
以上のように構成されたこの実施例の大規模集積回路に
ついて、以下その動作を説明する。
ついて、以下その動作を説明する。
回路ブロック1をテストする場合、テストピン7を1.
8をOに固定し、入力ピン5と6から入力信号パターン
を入力する。そして、回路ブロック1の出力信号パター
ンは出力ピン9.10から得る。
8をOに固定し、入力ピン5と6から入力信号パターン
を入力する。そして、回路ブロック1の出力信号パター
ンは出力ピン9.10から得る。
回路ブロック2をテストする場合は、テストピン7を0
,8を1に固定し、入力ピン5と6から入力信号パター
ンを入力する。そして、回路プロ・ツク2の出力信号パ
ターンは出力ピン9から得る。
,8を1に固定し、入力ピン5と6から入力信号パター
ンを入力する。そして、回路プロ・ツク2の出力信号パ
ターンは出力ピン9から得る。
回路ブロック3をテストする場合は、テストビン7を1
,8を1に固定し、入力ピン5と6から入力信号パター
ンを入力する。そして、回路ブロック3の出力信号パタ
ーンは出力ピン9,10から得る。
,8を1に固定し、入力ピン5と6から入力信号パター
ンを入力する。そして、回路ブロック3の出力信号パタ
ーンは出力ピン9,10から得る。
本LSIの通常の動作モードではテストピン7゜8は0
に固定すればよい。
に固定すればよい。
発明の効果
以上述べてきたように、本発明によれば、極めて簡易な
構成で、LSIのテスト用として特に設けるビン数を著
しく減少させることができ、その実用的効果は太きい。
構成で、LSIのテスト用として特に設けるビン数を著
しく減少させることができ、その実用的効果は太きい。
第1図は本発明の一実施例における大規模集積回路のブ
ロック図、第2図は第1′図中のクリア信号発生ブロッ
クの内部回路を示す回路図、第3図は第1図中の回路ブ
ロック1を例にとった同大規模集積回路LSIの内部回
路ブロックの回路図、第4図は従来の大規模集積回路の
内部回路を示す回路図である。 1・・・・・・回路ブロック1.2・・・・・・回路ブ
ロック2.3・・・・・・回路ブロック3.4・・・・
・・クリア信号発生ブロック、6・・・・・・入力ピン
PIN1.6・・・・・・入力ピンPIN2,7・・・
・・・テストビンTR5T1.s・・・・・・テストビ
ンTl!:ST2.9・・・・・・出力ピンPOUT1
.10・・・・・・出力ピンPOUT2.11・・・・
・・デコーダ回路、12・・・・・・処理回路、13・
・・・・テストピンTESTs、14・・・・・・選択
信号入力ピン5EL1.15・・・・・・選択信号入力
ピンS E L 2゜代理人の氏名 弁理士 中 尾
敏 男 ほか1名第 2 図 第3図
ロック図、第2図は第1′図中のクリア信号発生ブロッ
クの内部回路を示す回路図、第3図は第1図中の回路ブ
ロック1を例にとった同大規模集積回路LSIの内部回
路ブロックの回路図、第4図は従来の大規模集積回路の
内部回路を示す回路図である。 1・・・・・・回路ブロック1.2・・・・・・回路ブ
ロック2.3・・・・・・回路ブロック3.4・・・・
・・クリア信号発生ブロック、6・・・・・・入力ピン
PIN1.6・・・・・・入力ピンPIN2,7・・・
・・・テストビンTR5T1.s・・・・・・テストビ
ンTl!:ST2.9・・・・・・出力ピンPOUT1
.10・・・・・・出力ピンPOUT2.11・・・・
・・デコーダ回路、12・・・・・・処理回路、13・
・・・・テストピンTESTs、14・・・・・・選択
信号入力ピン5EL1.15・・・・・・選択信号入力
ピンS E L 2゜代理人の氏名 弁理士 中 尾
敏 男 ほか1名第 2 図 第3図
Claims (1)
- 【特許請求の範囲】 複数N個のテストピンと、このテストピンから入力され
る信号の値をデコードして得られる2つのN乗本より少
ないクリア信号とこのクリア信号により初期化される。 前記クリア信号と同数の回路ブロックを具備し、この回
路ブロックの内部で、前記クリア信号がノンアクティブ
になっている時は、前記ブロックの出力信号を、前記ク
リア信号がアクティブの時には前記回路ブロックの入力
信号を出力ピンから出力するマルチプレクサ回路を有す
ることを特徴とする大規模集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61216630A JPS6371671A (ja) | 1986-09-12 | 1986-09-12 | 大規模集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61216630A JPS6371671A (ja) | 1986-09-12 | 1986-09-12 | 大規模集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6371671A true JPS6371671A (ja) | 1988-04-01 |
Family
ID=16691443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61216630A Pending JPS6371671A (ja) | 1986-09-12 | 1986-09-12 | 大規模集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6371671A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63276135A (ja) * | 1987-05-06 | 1988-11-14 | Nec Corp | 半導体集積回路 |
JP2008142000A (ja) * | 2006-12-08 | 2008-06-26 | Backup:Kk | シロアリ誘殺方法並びにシロアリ誘導容器 |
-
1986
- 1986-09-12 JP JP61216630A patent/JPS6371671A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63276135A (ja) * | 1987-05-06 | 1988-11-14 | Nec Corp | 半導体集積回路 |
JP2008142000A (ja) * | 2006-12-08 | 2008-06-26 | Backup:Kk | シロアリ誘殺方法並びにシロアリ誘導容器 |
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