JPH01308064A - 集積回路 - Google Patents
集積回路Info
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- JPH01308064A JPH01308064A JP63139842A JP13984288A JPH01308064A JP H01308064 A JPH01308064 A JP H01308064A JP 63139842 A JP63139842 A JP 63139842A JP 13984288 A JP13984288 A JP 13984288A JP H01308064 A JPH01308064 A JP H01308064A
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- 239000000872 buffer Substances 0.000 abstract description 27
- 238000002955 isolation Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 238000001612 separation test Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特に複数の機能モジュールの
組合せにより構成される集積回路に関するものである。
組合せにより構成される集積回路に関するものである。
集積回路技術の進歩により集積化可能の素子数の上限が
飛躍的に増大しつつある。その結果、従来複数の集積回
路を用いて実現してきたシステムを１個の集積回路によ
り実現することが可能となってきた。特に設計の容易性
の観点から、従来個別に集積回路として実現されてきた
部分についてはそれ以上の機能分割を行なわず、その設
計データ（例えばアートワークデータ）をそのまま機能
モジュールとして使用することが多い。
飛躍的に増大しつつある。その結果、従来複数の集積回
路を用いて実現してきたシステムを１個の集積回路によ
り実現することが可能となってきた。特に設計の容易性
の観点から、従来個別に集積回路として実現されてきた
部分についてはそれ以上の機能分割を行なわず、その設
計データ（例えばアートワークデータ）をそのまま機能
モジュールとして使用することが多い。
素子数の増大に伴う課題として、テストの問題がある。
一般に集積回路のテストの複雑度は素子数に対して指数
関数的に増大する。一方、各機能モジュール（従来個別
に集積回路として実現されてきた部分）については、そ
れぞれ既に作成されたテストバタンか存在する。従って
、各機能モジュールに対するテストは、他の部分と完全
に分離して既に作成されたテストパタンにより行なうこ
とが必要不可欠なものとなってくる。特に分離テストの
対象となる機能モジュールの入力端子が直接外部端子と
接続していない場合は、この入力端子の状態を外部端子
から直接設定するためのテスト回路が所望のシステム構
成を実現するための回路に加えて必要になる。
関数的に増大する。一方、各機能モジュール（従来個別
に集積回路として実現されてきた部分）については、そ
れぞれ既に作成されたテストバタンか存在する。従って
、各機能モジュールに対するテストは、他の部分と完全
に分離して既に作成されたテストパタンにより行なうこ
とが必要不可欠なものとなってくる。特に分離テストの
対象となる機能モジュールの入力端子が直接外部端子と
接続していない場合は、この入力端子の状態を外部端子
から直接設定するためのテスト回路が所望のシステム構
成を実現するための回路に加えて必要になる。
これに対する従来の技術を図面を用いて説明する。第３
図は従来の機能モジュールの構成図である。第３図にお
いて、３０１，３０２，３０３は入力端子、３０４，３
０５，３０６は出力端子、３０７．３０８，３０９は入
力端子３０１，３０２゜３０３に対するバッファ、３１
０は機能モジュールの所望の機能を実現するための内部
回路、３１１゜３１２．３１３は出力端子３０４．３０
５．３０６に対するバッファである。次に、複数の集積
回路から構成されるシステムの一例を示す。第４図は第
３図に示す機能モジュールに対応する集積回路を含む複
数の集積回路からなるシステムの構成図である。第４図
において、４０１は第３図に示す機能モジュールに対応
する集積回路、４０２゜４０３．４０４は集積回路４０
１０入力端子、４０５゜４０６．４０７は集積回路４０
１（７）出力端子、４０８は他の集積回路、４０９，４
１０，４１１は集積回路４０８０入力端子、４１２，４
１３は集積回路４０８の出力端子である。特に入力端子
４０２．４０３，４０４及び出力端子４０５゜４０６．
４０７は第３図の入力端子３０１，３０２゜３０３及び
出力端子３０４，３０５，３０６にそれぞれ対応するも
のとする。
図は従来の機能モジュールの構成図である。第３図にお
いて、３０１，３０２，３０３は入力端子、３０４，３
０５，３０６は出力端子、３０７．３０８，３０９は入
力端子３０１，３０２゜３０３に対するバッファ、３１
０は機能モジュールの所望の機能を実現するための内部
回路、３１１゜３１２．３１３は出力端子３０４．３０
５．３０６に対するバッファである。次に、複数の集積
回路から構成されるシステムの一例を示す。第４図は第
３図に示す機能モジュールに対応する集積回路を含む複
数の集積回路からなるシステムの構成図である。第４図
において、４０１は第３図に示す機能モジュールに対応
する集積回路、４０２゜４０３．４０４は集積回路４０
１０入力端子、４０５゜４０６．４０７は集積回路４０
１（７）出力端子、４０８は他の集積回路、４０９，４
１０，４１１は集積回路４０８０入力端子、４１２，４
１３は集積回路４０８の出力端子である。特に入力端子
４０２．４０３，４０４及び出力端子４０５゜４０６．
４０７は第３図の入力端子３０１，３０２゜３０３及び
出力端子３０４，３０５，３０６にそれぞれ対応するも
のとする。
次に、複数の集積回路から構成されるシステムが１個の
集積回路として実現される一例を示す。
集積回路として実現される一例を示す。
第６図は第４図に示すシステムを、第３図に示す機能モ
ジュールを用いて１個の集積回路に実現する場合の構成
図である。第６図において、６０１は第３図に示す機能
モジュール、８０２，６０３゜６０４は機能モジュール
６０１０入方端子、６０５゜６０６．６０７は機能モジ
ュール６０１の出力端子、６０８は集積回路４０８に対
応する機能モジュール、６０９，６１０，６１１は機能
モジュール６０８の入力端子、６１２，６１３は機能モ
ジュール６０８の出力端子、６１４はテストモード制御
回路、８１５，６１６，６１７は分離テスト用に引き出
された外部端子、６１８，６１９゜６２０．６２１，８
２２，８２３は制御信号がロウレベルのときハイインピ
ーダンスとなる３ステートバツフア、６２４，６２５，
６２６は制御信号がハイレベルのときハイインピーダン
スとなる３ステートバツフアである。特に入力端子６０
２゜６０３．６０４及び出力端子６０５，６０６゜６０
７は第３図の入力端子３０１，３０２，３０３及び出力
端子３０４，３０５，３０６にそれぞれ対応するものと
する。また入力端子６０９，６１０゜６１１及び出力端
子６１２，６１３は第４図の入力端子４０９，４１０，
４１１及び出力端子４１２゜４１３にそれぞれ対応する
ものとする。またテストモード制御回路６１４は第１表
に示す機能を有し、その内部状態は任意に設定可能なも
のとする。
ジュールを用いて１個の集積回路に実現する場合の構成
図である。第６図において、６０１は第３図に示す機能
モジュール、８０２，６０３゜６０４は機能モジュール
６０１０入方端子、６０５゜６０６．６０７は機能モジ
ュール６０１の出力端子、６０８は集積回路４０８に対
応する機能モジュール、６０９，６１０，６１１は機能
モジュール６０８の入力端子、６１２，６１３は機能モ
ジュール６０８の出力端子、６１４はテストモード制御
回路、８１５，６１６，６１７は分離テスト用に引き出
された外部端子、６１８，６１９゜６２０．６２１，８
２２，８２３は制御信号がロウレベルのときハイインピ
ーダンスとなる３ステートバツフア、６２４，６２５，
６２６は制御信号がハイレベルのときハイインピーダン
スとなる３ステートバツフアである。特に入力端子６０
２゜６０３．６０４及び出力端子６０５，６０６゜６０
７は第３図の入力端子３０１，３０２，３０３及び出力
端子３０４，３０５，３０６にそれぞれ対応するものと
する。また入力端子６０９，６１０゜６１１及び出力端
子６１２，６１３は第４図の入力端子４０９，４１０，
４１１及び出力端子４１２゜４１３にそれぞれ対応する
ものとする。またテストモード制御回路６１４は第１表
に示す機能を有し、その内部状態は任意に設定可能なも
のとする。
＊ｌ 通常のモードに対応
＊２ 機能モジュール６０８に対する分離テストモード
に対応 次に従来例の動作について説明する。
に対応 次に従来例の動作について説明する。
まず機能モジュール６０ｇに対する分離テストモード時
にはテストモード制御回路６１４の内部状態を“１″に
設定する。この時、３ステートバッファ６１８，６１９
，８２０，８２４，８２５゜６２６の出力はハイインピ
ーダンスとなり、３ステートバッファ６２１，６２２，
６２３は外部端子５０３，５０４，５０５からの入力を
機能モジュール６０８の入力端子６０９，６１０，６１
１に与える。その結果機能モジュール６０８に対して既
に作成されたテストパタンを外部端子５０３゜５０４．
５０５から入力することにより、機能モジュール６０８
を機能モジュール６０１から分離してテストすることが
できる。
にはテストモード制御回路６１４の内部状態を“１″に
設定する。この時、３ステートバッファ６１８，６１９
，８２０，８２４，８２５゜６２６の出力はハイインピ
ーダンスとなり、３ステートバッファ６２１，６２２，
６２３は外部端子５０３，５０４，５０５からの入力を
機能モジュール６０８の入力端子６０９，６１０，６１
１に与える。その結果機能モジュール６０８に対して既
に作成されたテストパタンを外部端子５０３゜５０４．
５０５から入力することにより、機能モジュール６０８
を機能モジュール６０１から分離してテストすることが
できる。
一方通常のモード時にはテストモード制御回路６１４の
内部状態を“０”に設定する。この時、３ステートバッ
ファ６２１，６２２，６２３の出力はハイインピーダン
スとなり、３ステートバッファ６１８，６１９，６２０
は機能モジュール６０１の出力端子６０５，６０６，６
０７の出力を機能モジュール６０８の入力端子６０９，
６１０゜６１１に与え、所望のシステム構成が得られる
。
内部状態を“０”に設定する。この時、３ステートバッ
ファ６２１，６２２，６２３の出力はハイインピーダン
スとなり、３ステートバッファ６１８，６１９，６２０
は機能モジュール６０１の出力端子６０５，６０６，６
０７の出力を機能モジュール６０８の入力端子６０９，
６１０゜６１１に与え、所望のシステム構成が得られる
。
上述した従来の集積回路は、予め与えられた複数の機能
モジュールの組合せとして実現するにあたり、分離テス
トの対象となる機能モジュールの入力端子が所望のシス
テム構成において直接外部端子と接続していない場合、
機能モジュール間を内部接続する配線上にテスト回路と
して３ステートバツフアが直列に挿入されることになる
ので、システム構成の複雑化を招くという欠点がある。
モジュールの組合せとして実現するにあたり、分離テス
トの対象となる機能モジュールの入力端子が所望のシス
テム構成において直接外部端子と接続していない場合、
機能モジュール間を内部接続する配線上にテスト回路と
して３ステートバツフアが直列に挿入されることになる
ので、システム構成の複雑化を招くという欠点がある。
〔発明の従来技術に対する相違点の内容〕上述した従来
の集積回路に対し、本発明は各機能モジュール毎に入力
端子に対する特定の入力信号の組合せによりすべての出
力端子なハイインピーダンスとすることにより、テスト
回路によりシステム構成の複雑化を抑制することができ
るという相違点を有する。
の集積回路に対し、本発明は各機能モジュール毎に入力
端子に対する特定の入力信号の組合せによりすべての出
力端子なハイインピーダンスとすることにより、テスト
回路によりシステム構成の複雑化を抑制することができ
るという相違点を有する。
本発明の集積回路は、機能モジュールＩ（Ｉは１以上、
使用される機能モジュールの数似下の任意の整数）と、
前記機能モジュールエに対する特定の入力信号の組合せ
を検出する検出回路と、前記機能モジュールエの全出力
端子に対して出力信号をハイインピーダンスとする回路
を備え、前記検出回路が特定の入力信号の組合せである
ことな検出した場合に前記機能モジュールＩの全出力端
子をハイインピーダンスとする。
使用される機能モジュールの数似下の任意の整数）と、
前記機能モジュールエに対する特定の入力信号の組合せ
を検出する検出回路と、前記機能モジュールエの全出力
端子に対して出力信号をハイインピーダンスとする回路
を備え、前記検出回路が特定の入力信号の組合せである
ことな検出した場合に前記機能モジュールＩの全出力端
子をハイインピーダンスとする。
次に、本発明について図面を参照して説明する。
第１図は本発明の１実施例の構成図を示すものである。
第１図において、１０１，１０２，１０３゜１０４は入
力端子、１０５，１０６，１０７は出力端子、１０８，
１０９，１１０，１１２は入力端子１０１，１０２，１
０３，１０４に対するバッファ、１１１は機能モジュー
ルの所望の機能を実現するための内部回路、１１３，１
１４゜１１５はバッファ１１２の出力により制御される
出力端子１０５，１０６，１０７に対する３ステートバ
ツフアである。特に入力端子１０１゜１０２．１０３、
バッファ１０８，１０９，１１０及び内部回路１１１は
、第３図の入力端子３０１゜３０２．３０３、バッファ
３０７，３０８，３０９及び内部回路３１０にそれぞれ
対応するものとする。
力端子、１０５，１０６，１０７は出力端子、１０８，
１０９，１１０，１１２は入力端子１０１，１０２，１
０３，１０４に対するバッファ、１１１は機能モジュー
ルの所望の機能を実現するための内部回路、１１３，１
１４゜１１５はバッファ１１２の出力により制御される
出力端子１０５，１０６，１０７に対する３ステートバ
ツフアである。特に入力端子１０１゜１０２．１０３、
バッファ１０８，１０９，１１０及び内部回路１１１は
、第３図の入力端子３０１゜３０２．３０３、バッファ
３０７，３０８，３０９及び内部回路３１０にそれぞれ
対応するものとする。
次に、従来例と同様に第４図に示すシステム構成を１個
の集積回路として実現する場合を考える。
の集積回路として実現する場合を考える。
第５図は第４図に示すシステムを、第１図に示す機能モ
ジュールを用いて１個の集積回路に実現する場合の構成
図である。第５図において、５０１は第１図に示す機能
モジュール、５０２，５０３゜５０４．５０５は機能モ
ジュール５０１の入力端子、５０６，５０７，５０８は
機能モジュール５０１の出力端子、５０９は集積回路４
０８に対応する機能モジュール、５１０，５１１，５１
２は機能モジュール５０９の入力端子、５１３゜５１４
は機能モジュール５０９の出力端子、５１５はテストモ
ード制御回路、５１６，５１７，５１８は分離テスト用
に引き出された外部端子、５１９゜５２０．５２１は制
御信号がロウレベルのときノ１イインピーダンスとなる
３ステートノ（ツファ、５２２．５２３，５２４は制御
信号が／Ｎイレベルのときハイインピーダンスとなる３
ステートノ（ツファである。特に入力端子５０２，５０
３，５０４゜５０５及び出力端子５０６，５０７，５０
８は第１図の入力端子１０１，１０２，１０３，１０４
及び出力端子１０５，１０６，１０７にそれぞれ対応す
るものとする。また入力端子５１０，５１１゜５１２及
び出力端子５１３，５１４は第４図の入力端子４０９，
４１０，４１１及び出力端子４１２゜４１３にそれぞれ
対応するものとする。またテストモード制御回路５１５
は第２表に示す機能を有し、その内部状態は任意に設定
可能なものとする。
ジュールを用いて１個の集積回路に実現する場合の構成
図である。第５図において、５０１は第１図に示す機能
モジュール、５０２，５０３゜５０４．５０５は機能モ
ジュール５０１の入力端子、５０６，５０７，５０８は
機能モジュール５０１の出力端子、５０９は集積回路４
０８に対応する機能モジュール、５１０，５１１，５１
２は機能モジュール５０９の入力端子、５１３゜５１４
は機能モジュール５０９の出力端子、５１５はテストモ
ード制御回路、５１６，５１７，５１８は分離テスト用
に引き出された外部端子、５１９゜５２０．５２１は制
御信号がロウレベルのときノ１イインピーダンスとなる
３ステートノ（ツファ、５２２．５２３，５２４は制御
信号が／Ｎイレベルのときハイインピーダンスとなる３
ステートノ（ツファである。特に入力端子５０２，５０
３，５０４゜５０５及び出力端子５０６，５０７，５０
８は第１図の入力端子１０１，１０２，１０３，１０４
及び出力端子１０５，１０６，１０７にそれぞれ対応す
るものとする。また入力端子５１０，５１１゜５１２及
び出力端子５１３，５１４は第４図の入力端子４０９，
４１０，４１１及び出力端子４１２゜４１３にそれぞれ
対応するものとする。またテストモード制御回路５１５
は第２表に示す機能を有し、その内部状態は任意に設定
可能なものとする。
＊ｌ 通常のモードに対応
＊２ 機能モジュール５０９に対する分離テストモード
に対応 次に本実施例の動作について説明する。
に対応 次に本実施例の動作について説明する。
まず機能モジュール５０９に対する分離テストモード時
にはテストモード制御回路５１５の内部状態を“１”に
設定する。この時、３ステートバッファ５２２，５２３
，５２４の出力及び機能モジュール５０１の出力端子５
０６，５０７゜５０８はハイインピーダンスとなり、３
ステートバッファ５１９，５２０，５２１は外部端子５
１６゜５１７．５１８からの入力を機能モジュール５０
９の入力端子５１０，５１１，５１２に与える。その結
果機能モジュール５０９に対して既に作成されたテスト
バタンを外部端子５１６，５１７゜５１８から入力する
ことにより、機能モジュール５０９を機能モジュール５
０１から分離してテストすることができる。
にはテストモード制御回路５１５の内部状態を“１”に
設定する。この時、３ステートバッファ５２２，５２３
，５２４の出力及び機能モジュール５０１の出力端子５
０６，５０７゜５０８はハイインピーダンスとなり、３
ステートバッファ５１９，５２０，５２１は外部端子５
１６゜５１７．５１８からの入力を機能モジュール５０
９の入力端子５１０，５１１，５１２に与える。その結
果機能モジュール５０９に対して既に作成されたテスト
バタンを外部端子５１６，５１７゜５１８から入力する
ことにより、機能モジュール５０９を機能モジュール５
０１から分離してテストすることができる。
一方通常のモード時にはテストモード制御回路５１５の
内部状態を“０″に設定する。この時、３ステートバッ
ファ５１９，５２０，５２１の出力はハイインピーダン
スとなり、機能モジュール５０１の出力端子５０６，５
０７，５０８の出力は機能モジュール５０９の入力端子
５１０，５１１゜５１２に入力されることになり、所望
のシステム構成が得られる。
内部状態を“０″に設定する。この時、３ステートバッ
ファ５１９，５２０，５２１の出力はハイインピーダン
スとなり、機能モジュール５０１の出力端子５０６，５
０７，５０８の出力は機能モジュール５０９の入力端子
５１０，５１１゜５１２に入力されることになり、所望
のシステム構成が得られる。
次に本発明の第２の実施例について図面を参照して説明
する。
する。
第２図は本発明の第２の実施例の構成図を示すものであ
る。第２図において、２０１，２０２゜２０３．２０４
は入力端子、２０５，２０６，２０７は出力端子、２０
８，２０９，２１０，２１１は入力端子２０１，２０２
，２０３，２０４に対するバッファ、２１２は機能モジ
ュールの所望の機能を実現するための内部回路、２１３
，２１４はバッファ２１１の出力により制御される出力
端子２０５．２０６に対する３ステートバツフア、２１
５はバッファ２１１の出力と出力端子２０７をハイイン
ピーダンスに指定するための内部回路からの出力に対す
るＡＮＤゲート、２１６はＡＮＤゲート２１５の出力に
より制御される出力端子２０７に対する３ステートバツ
フアである。
る。第２図において、２０１，２０２゜２０３．２０４
は入力端子、２０５，２０６，２０７は出力端子、２０
８，２０９，２１０，２１１は入力端子２０１，２０２
，２０３，２０４に対するバッファ、２１２は機能モジ
ュールの所望の機能を実現するための内部回路、２１３
，２１４はバッファ２１１の出力により制御される出力
端子２０５．２０６に対する３ステートバツフア、２１
５はバッファ２１１の出力と出力端子２０７をハイイン
ピーダンスに指定するための内部回路からの出力に対す
るＡＮＤゲート、２１６はＡＮＤゲート２１５の出力に
より制御される出力端子２０７に対する３ステートバツ
フアである。
このように通常のモード時にハイインピーダンスとなる
出力端子を有する場合でも、ノ）イインピーダンスを指
定する内部回路からの出力端子とテストそ−ドを指定す
る外部からの入力端子を組合せることにより、分離テス
トに適した集積回路の構成が可能である。
出力端子を有する場合でも、ノ）イインピーダンスを指
定する内部回路からの出力端子とテストそ−ドを指定す
る外部からの入力端子を組合せることにより、分離テス
トに適した集積回路の構成が可能である。
以上説明したように本発明には、各機能モジュール毎に
入力端子に対する特定の入力信号の組合せによりすべて
の出力端子をノ１イインピーダンスとすることにより、
テスト回路によるシステム構成の複雑化を抑制すること
ができるという効果がある。
入力端子に対する特定の入力信号の組合せによりすべて
の出力端子をノ１イインピーダンスとすることにより、
テスト回路によるシステム構成の複雑化を抑制すること
ができるという効果がある。
第１図は本発明の１実施例の構成図を示すものである。
第２図は本発明の第２の実施例の構成図を示すものであ
る。第３図は従来の機能モジュールの構成図である。第
４図は第３図に示す機能モジュールに対応する集積回路
を含む複数の集積回路からなるシステムの構成図である
。第５図は第４図に示すシステムを、第１図に示す機能
モジュールを用いて１個の集積回路に実現する場合の構
成図である。第６図は第４図に示すシステムを、第３図
に示す機能モジュールを用いて１個の集積回路に実現す
る場合の構成図である。 １０１．１０２，１０３，１０４・・・・・・入力端子
、１０５．１０８，１０７・・・・・・出力端子、１０
８゜１０９．１１０，１１２・・・・・・バッファ、１
１１・・・・・・機能モジュールの所望の機能を実現す
るための内部回路、１１３，１１４，１１５・・・・・
・３ステートバツフア、２０１，２０２，２０３，２０
４・・・・・・入力端子、２０５，２０６，２０７・・
・・・・出力端子、２０８，２０９，２１０，２１１・
・・・・・バッファ、２１２・・・・・・機能モジュー
ルの所望の機能を実現するための内部回路、２１３，２
１４，２１６・・・・・・３ステートバツフア、２１５
・・・・・・ＡＮＤゲート、３０１，３０２，３０３・
・・・・・入力端子、３０４゜３０５．３０６・・・・
・・出力端子、３０７，３０８゜３０９．３１１，３１
２，３１３・・・・・・バッファ、３１０・・・・・・
機能モジュールの所望の機能を実現するための内部回路
、４０１・・・・・・第３図に示す機能モジュールに対
応する集積回路、４０２，４０３゜４０４．４０９，４
１０，４１１・・・・・・入力端子、４０５．４０６，
４０７，４１２，４１３・・団・出力端子、４０８・・
・・・・他の集積回路、５０１・・・・・・第１図に示
す機能モジュール、５０２，５０３゜５０４．５０５，
５１０，５１１，５１２・・団・入力端子、５０６，５
０７，５０８，５１３，５１４・・・・・・出力端子、
５０９・・・・・・集積回路４０８に対応する機能モジ
ュール、５１５・・・・・・テストモード制御回路、５
１６，５１７，５１８・・・・・・外部端子、５１９．
５２０，５２１，５２２，５２３，５２４・・・・・・
３ステートバツフア、６０１・・・・・・第３図に示す
機能モジュール、６０２，６０３，６０４・・団・入力
端子、６０５，６０６，６０７・・・・・・出力端子、
６０８・・・・・・集積回路４０８に対応する機能モジ
ュール、６０９，６１０，６１１・・団・入力端子、６
１２．６１３・・・・・・出力端子、６１４・・・・・
・テストモード制御回路、６１５，６１６，６１７・・
・・・・外部端子、６１８，６１９，６２０，６２１，
６２２゜６２３．６２４，６２５，６２６・・・・・・
３ステートバツフア。 代理人 弁理士 内 原 音 ７１３ 回 η 箭 ５ 回
る。第３図は従来の機能モジュールの構成図である。第
４図は第３図に示す機能モジュールに対応する集積回路
を含む複数の集積回路からなるシステムの構成図である
。第５図は第４図に示すシステムを、第１図に示す機能
モジュールを用いて１個の集積回路に実現する場合の構
成図である。第６図は第４図に示すシステムを、第３図
に示す機能モジュールを用いて１個の集積回路に実現す
る場合の構成図である。 １０１．１０２，１０３，１０４・・・・・・入力端子
、１０５．１０８，１０７・・・・・・出力端子、１０
８゜１０９．１１０，１１２・・・・・・バッファ、１
１１・・・・・・機能モジュールの所望の機能を実現す
るための内部回路、１１３，１１４，１１５・・・・・
・３ステートバツフア、２０１，２０２，２０３，２０
４・・・・・・入力端子、２０５，２０６，２０７・・
・・・・出力端子、２０８，２０９，２１０，２１１・
・・・・・バッファ、２１２・・・・・・機能モジュー
ルの所望の機能を実現するための内部回路、２１３，２
１４，２１６・・・・・・３ステートバツフア、２１５
・・・・・・ＡＮＤゲート、３０１，３０２，３０３・
・・・・・入力端子、３０４゜３０５．３０６・・・・
・・出力端子、３０７，３０８゜３０９．３１１，３１
２，３１３・・・・・・バッファ、３１０・・・・・・
機能モジュールの所望の機能を実現するための内部回路
、４０１・・・・・・第３図に示す機能モジュールに対
応する集積回路、４０２，４０３゜４０４．４０９，４
１０，４１１・・・・・・入力端子、４０５．４０６，
４０７，４１２，４１３・・団・出力端子、４０８・・
・・・・他の集積回路、５０１・・・・・・第１図に示
す機能モジュール、５０２，５０３゜５０４．５０５，
５１０，５１１，５１２・・団・入力端子、５０６，５
０７，５０８，５１３，５１４・・・・・・出力端子、
５０９・・・・・・集積回路４０８に対応する機能モジ
ュール、５１５・・・・・・テストモード制御回路、５
１６，５１７，５１８・・・・・・外部端子、５１９．
５２０，５２１，５２２，５２３，５２４・・・・・・
３ステートバツフア、６０１・・・・・・第３図に示す
機能モジュール、６０２，６０３，６０４・・団・入力
端子、６０５，６０６，６０７・・・・・・出力端子、
６０８・・・・・・集積回路４０８に対応する機能モジ
ュール、６０９，６１０，６１１・・団・入力端子、６
１２．６１３・・・・・・出力端子、６１４・・・・・
・テストモード制御回路、６１５，６１６，６１７・・
・・・・外部端子、６１８，６１９，６２０，６２１，
６２２゜６２３．６２４，６２５，６２６・・・・・・
３ステートバツフア。 代理人 弁理士 内 原 音 ７１３ 回 η 箭 ５ 回
Claims (1)
- 入力及び出力端子を備えるＮ個（Ｎは２以上の整数）
の機能モジュールの組合せにより構成される集積回路に
おいて、機能モジュールＩ（Ｉは１以上、Ｎ以下の任意
の整数）と、前記機能モジュールＩに対する特定の入力
信号の組合せを検出する検出回路と、前記機能モジュー
ルＩの全出力端子に対して出力信号をハイインピーダン
スとする回路を備え、前記検出回路が特定の入力信号の
組合せであることを検出した場合に前記機能モジュール
Ｉの全出力端子をハイインピーダンスとすることを特徴
とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139842A JPH01308064A (ja) | 1988-06-06 | 1988-06-06 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139842A JPH01308064A (ja) | 1988-06-06 | 1988-06-06 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01308064A true JPH01308064A (ja) | 1989-12-12 |
Family
ID=15254785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139842A Pending JPH01308064A (ja) | 1988-06-06 | 1988-06-06 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01308064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218206A (ja) * | 1992-02-06 | 1993-08-27 | Mitsubishi Electric Corp | 集積回路装置 |
-
1988
- 1988-06-06 JP JP63139842A patent/JPH01308064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218206A (ja) * | 1992-02-06 | 1993-08-27 | Mitsubishi Electric Corp | 集積回路装置 |
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