JPH02109414A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02109414A JPH02109414A JP63263139A JP26313988A JPH02109414A JP H02109414 A JPH02109414 A JP H02109414A JP 63263139 A JP63263139 A JP 63263139A JP 26313988 A JP26313988 A JP 26313988A JP H02109414 A JPH02109414 A JP H02109414A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- circuit
- signal
- clock
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 8
- 238000004519 manufacturing process Methods 0.000 title description 2
- 239000000872 buffer Substances 0.000 claims abstract description 19
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に入力バッファーと
内部回路との間に制御信号により切り替えることのでき
る遅延回路を有する半導体集積回路に関する。
内部回路との間に制御信号により切り替えることのでき
る遅延回路を有する半導体集積回路に関する。
従来の半導体集積回路としては、第２図に示すような回
路がある。第２図において、データ入力端子１に入力バ
ッファ−３が接続され、クロック入力端子２に入力バッ
ファー４が接続され、入力バッファー３の出力が内部回
路１２を介してＤタイプフリップフロップ（以下Ｄ−Ｆ
Ｆと略す）２０のデータ入力端子に接続され、入力バッ
ファ−４の出力が内部回路１３を介してＤ−ＦＦ２０の
クロック入力端子に接続された構成になっていた。
路がある。第２図において、データ入力端子１に入力バ
ッファ−３が接続され、クロック入力端子２に入力バッ
ファー４が接続され、入力バッファー３の出力が内部回
路１２を介してＤタイプフリップフロップ（以下Ｄ−Ｆ
Ｆと略す）２０のデータ入力端子に接続され、入力バッ
ファ−４の出力が内部回路１３を介してＤ−ＦＦ２０の
クロック入力端子に接続された構成になっていた。
〔発明が解決しようとする１１題〕
上述した従来の半導体集積回路では、クロック入力端子
２に対するデータ入力端子１のセットアツプ時間及びホ
ールド時間は、データ入力端子１からＤ−ＦＦ２０のデ
ータ入力端子までの遅延時間Ｔｄｌと、クロック入力端
子２からＤ−ＦＦ２０のクロック入力端子までの遅延時
間Ｔｄ２の差（Ｔｄｌ−Ｔａ２）とＤ−ＦＦ２０のセッ
トアツプ時間及びホールド時間によって決定される。デ
ータ入力端子１からＤ−ＦＦ２０のデータ入力端子まで
の遅延時間丁ｄ１及びクロック入力端子２からＤ−ＦＦ
２０のクロック入力端子までの遅延時間Ｔｄ２は、製造
ばらつき及び環境温度等による変動等があり、設計後入
力端子において、セットアツプ時間或いはホールド時間
が満足され得ないときには、プリント基板上で時間を調
節しなければならないという問題点がある。
２に対するデータ入力端子１のセットアツプ時間及びホ
ールド時間は、データ入力端子１からＤ−ＦＦ２０のデ
ータ入力端子までの遅延時間Ｔｄｌと、クロック入力端
子２からＤ−ＦＦ２０のクロック入力端子までの遅延時
間Ｔｄ２の差（Ｔｄｌ−Ｔａ２）とＤ−ＦＦ２０のセッ
トアツプ時間及びホールド時間によって決定される。デ
ータ入力端子１からＤ−ＦＦ２０のデータ入力端子まで
の遅延時間丁ｄ１及びクロック入力端子２からＤ−ＦＦ
２０のクロック入力端子までの遅延時間Ｔｄ２は、製造
ばらつき及び環境温度等による変動等があり、設計後入
力端子において、セットアツプ時間或いはホールド時間
が満足され得ないときには、プリント基板上で時間を調
節しなければならないという問題点がある。
本発明の目的は前記課題を解決した半導体集積回路を提
供することにある。
供することにある。
前記目的を達成するため、本発明に係る半導体集積回路
においては、第１の入力バッファーの出力端子と第１の
内部回路の入力端子間に接続される第１のスイッチと、
該第１の入力バッファーの出力端子と可変遅延回路間に
接続される第２のスイッチと、第２の入力バッファーの
出力端子と第２の内部回路の入力端子間に接続される第
３のスイッチと、該第２の入力バッファーの出力端子と
前記可変遅延回路間に接続される第４のスイッチと、前
記可変遅延回路の出力端子と前記第１の内部回路の入力
端子間に接続される第５のスイッチと、前記可変遅延回
路の出力端子と前記第２の内部回路の入力端子間に接続
される第６のスイッチとから構成されるものである。
においては、第１の入力バッファーの出力端子と第１の
内部回路の入力端子間に接続される第１のスイッチと、
該第１の入力バッファーの出力端子と可変遅延回路間に
接続される第２のスイッチと、第２の入力バッファーの
出力端子と第２の内部回路の入力端子間に接続される第
３のスイッチと、該第２の入力バッファーの出力端子と
前記可変遅延回路間に接続される第４のスイッチと、前
記可変遅延回路の出力端子と前記第１の内部回路の入力
端子間に接続される第５のスイッチと、前記可変遅延回
路の出力端子と前記第２の内部回路の入力端子間に接続
される第６のスイッチとから構成されるものである。
次に本発明について図面を参照して説明する。
第１図は本発明の半導体集積回路の一実施例を示す回路
図である。１はデータ入力端子、２はグロック入力端子
、３，４は入力バッファー１５，６，７，８゜９、１０
はスイッチ、１１は可変遅延回路、１２．１３は内部回
路、２０はＤ−ＦＦである。３０はスイッチ制＃信号、
３１は可変遅延回路の遅延量制御信号である。スイッチ
５，８．１０はＮｃｈＭＯＳトランジスタにて構成し、
スイッチ６．７．９はＰｃｈ ＭＯＳ トランジスタに
て構成しである。 ＬＳＩのデータ入力端子に入力され
る信号がクロック信号に対してセットアツプ時間が取れ
ない場合には、スイッチ制御信号３０をＨｉｇｈ’とし
、クロック入力端子２からＤ−ＦＦ２０のクロック端子
へのパスを可変遅延回路１１を通るパスとし、Ｄ−ＦＦ
２０のクロック端子に入力される信号を遅らせることに
よりセットアツプ時間が取れるようにすることができる
。また、ＬＳＩのデータ入力端子に入力される信号がク
ロック信号に対してホールド時間が取れない場合には、
スイッチＭａＩＩ信号３０を’Ｌｏｇ’とし、データ入
力端子１から０−ＦＦ２０のデータ端子へのバスを可変
遅延回路１１を通るバスとし、入力される信号を遅らせ
ることによりホールド時間が取れるようにすることがで
きる。
図である。１はデータ入力端子、２はグロック入力端子
、３，４は入力バッファー１５，６，７，８゜９、１０
はスイッチ、１１は可変遅延回路、１２．１３は内部回
路、２０はＤ−ＦＦである。３０はスイッチ制＃信号、
３１は可変遅延回路の遅延量制御信号である。スイッチ
５，８．１０はＮｃｈＭＯＳトランジスタにて構成し、
スイッチ６．７．９はＰｃｈ ＭＯＳ トランジスタに
て構成しである。 ＬＳＩのデータ入力端子に入力され
る信号がクロック信号に対してセットアツプ時間が取れ
ない場合には、スイッチ制御信号３０をＨｉｇｈ’とし
、クロック入力端子２からＤ−ＦＦ２０のクロック端子
へのパスを可変遅延回路１１を通るパスとし、Ｄ−ＦＦ
２０のクロック端子に入力される信号を遅らせることに
よりセットアツプ時間が取れるようにすることができる
。また、ＬＳＩのデータ入力端子に入力される信号がク
ロック信号に対してホールド時間が取れない場合には、
スイッチＭａＩＩ信号３０を’Ｌｏｇ’とし、データ入
力端子１から０−ＦＦ２０のデータ端子へのバスを可変
遅延回路１１を通るバスとし、入力される信号を遅らせ
ることによりホールド時間が取れるようにすることがで
きる。
以上説明したように本発明は入力バッファーと内部回路
の間に、制御信号により切替可能なスイッチと可変遅延
回路を挿入することにより、データ入力端子とクロック
入力端子に対するセットアツプ時間及びホールド時間を
任意に設定することができるという効果を有する。
の間に、制御信号により切替可能なスイッチと可変遅延
回路を挿入することにより、データ入力端子とクロック
入力端子に対するセットアツプ時間及びホールド時間を
任意に設定することができるという効果を有する。
第１図は本発明の回路の一実施例を示す回路図、第２図
は従来例を示す回路図である。 １・・・データ入力端子 ２・・・クロック入力端
子３．４・・・入力バッファー ５．８．１Ｏ−Ｎｃｈ ＭＯＳトランジスタ６．７．９
−−−Ｐｃｈ ＭＯＳ トランジスタ１１・・・可変遅
延回路 １２．１３・・・内部回路２０・・・Ｄ
タイプフリップフロップ
は従来例を示す回路図である。 １・・・データ入力端子 ２・・・クロック入力端
子３．４・・・入力バッファー ５．８．１Ｏ−Ｎｃｈ ＭＯＳトランジスタ６．７．９
−−−Ｐｃｈ ＭＯＳ トランジスタ１１・・・可変遅
延回路 １２．１３・・・内部回路２０・・・Ｄ
タイプフリップフロップ
Claims (1)
- （１）第１の入力バッファーの出力端子と第１の内部回
路の入力端子間に接続される第１のスイッチと、該第１
の入力バッファーの出力端子と可変遅延回路間に接続さ
れる第２のスイッチと、第２の入力バッファーの出力端
子と第２の内部回路の入力端子間に接続される第３のス
イッチと、該第２の入力バッファーの出力端子と前記可
変遅延回路間に接続される第４のスイッチと、前記可変
遅延回路の出力端子と前記第１の内部回路の入力端子間
に接続される第５のスイッチと、前記可変遅延回路の出
力端子と前記第２の内部回路の入力端子間に接続される
第６のスイッチとから構成されることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263139A JPH02109414A (ja) | 1988-10-19 | 1988-10-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263139A JPH02109414A (ja) | 1988-10-19 | 1988-10-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02109414A true JPH02109414A (ja) | 1990-04-23 |
Family
ID=17385354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63263139A Pending JPH02109414A (ja) | 1988-10-19 | 1988-10-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02109414A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000050756A (ko) * | 1999-01-14 | 2000-08-05 | 연규 | 핀 귀걸이의 제조방법과 그 제품의 구조 |
-
1988
- 1988-10-19 JP JP63263139A patent/JPH02109414A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000050756A (ko) * | 1999-01-14 | 2000-08-05 | 연규 | 핀 귀걸이의 제조방법과 그 제품의 구조 |
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