JPS6386612A - パルス伸張回路 - Google Patents
パルス伸張回路Info
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- JPS6386612A JPS6386612A JP23144686A JP23144686A JPS6386612A JP S6386612 A JPS6386612 A JP S6386612A JP 23144686 A JP23144686 A JP 23144686A JP 23144686 A JP23144686 A JP 23144686A JP S6386612 A JPS6386612 A JP S6386612A
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- JP
- Japan
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- pulse
- input
- level
- output
- delay
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- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 4
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 206010047700 Vomiting Diseases 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
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- 230000008673 vomiting Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル回路に関し、特にパルス伸張回路
に関する。
に関する。
従来、この種の回路は、遅延回路と論理積又は論理和の
論理回路で構成式れてい友。この−例につき、第４図の
ブロック図及び第５図のタイムチャートによシ説明する
。
論理回路で構成式れてい友。この−例につき、第４図の
ブロック図及び第５図のタイムチャートによシ説明する
。
入力端子２１に人力した負のパルス２５は、遅延回路２
２金通り遅延パルス２６となる。入力パルス２５と遅延
パルス２６Ｆｉ、論理積の論理回路２３を通り、出力端
子２４には、入力パルスより幅広い負の出力パルス２７
が得らｎる。出力パルス幅はほぼ入力パルス幅に遅延回
路の遅延時間？加算し友値となる。パルス伸張時間は遅
延回路の遅延時間に相当する。
２金通り遅延パルス２６となる。入力パルス２５と遅延
パルス２６Ｆｉ、論理積の論理回路２３を通り、出力端
子２４には、入力パルスより幅広い負の出力パルス２７
が得らｎる。出力パルス幅はほぼ入力パルス幅に遅延回
路の遅延時間？加算し友値となる。パルス伸張時間は遅
延回路の遅延時間に相当する。
第４図に於て論理回路２３を論理和にすることにより、
正のパルスを入力すると、出力にはパルス伸張した正の
パルスが得らｎる。
正のパルスを入力すると、出力にはパルス伸張した正の
パルスが得らｎる。
上述しｔ従来のパルス伸張回路は、人力パルス幅より遅
延回路の遅延時間が長いと所要のパルスが得ら１．ない
。第４図のブロック図と第６図のタイミングチャートに
よフ説明する。
延回路の遅延時間が長いと所要のパルスが得ら１．ない
。第４図のブロック図と第６図のタイミングチャートに
よフ説明する。
人力パルス２８と、この人力パルスのパルス幅より長い
遅延時間の遅延回路２２の出力パルス２９を論理積の論
理回路２３を通すと、出力パルス３０となり、”２つの
パルスが出力し、所要のパルスが得られない。従って、
従来のパルス伸張回路は入力パルス幅より長いパルス伸
張時間が得られないという欠点がろる。
遅延時間の遅延回路２２の出力パルス２９を論理積の論
理回路２３を通すと、出力パルス３０となり、”２つの
パルスが出力し、所要のパルスが得られない。従って、
従来のパルス伸張回路は入力パルス幅より長いパルス伸
張時間が得られないという欠点がろる。
上述した従来のパルス幅伸張回路に対し、本発明は入力
パルス幅より長いパルス伸張時間が得らｎるという独創
的内容を有する。
パルス幅より長いパルス伸張時間が得らｎるという独創
的内容を有する。
不発明のパルス伸張回路は、入力端子を７リツプフロブ
プのデータ入力及びクリア入力に接続し。
プのデータ入力及びクリア入力に接続し。
前記入力端子と７リツプフロツプのクロック間に信号を
遅延式せる遅延回路を有している。
遅延式せる遅延回路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例１のブロック図、第２図は、そ
のタイムチャートである。入力端子ｌはフリップフロッ
プ３のＤ（データ）入力及びＣＬ（クリア）入力及び遅
延回路２の入力に接続する。
のタイムチャートである。入力端子ｌはフリップフロッ
プ３のＤ（データ）入力及びＣＬ（クリア）入力及び遅
延回路２の入力に接続する。
遅延回路２の出力は７リツプフロヴプ３のＣＫ（クロッ
ク）入力ＶＣ接続し、７リブプフロツプ３のＱ出力は出
力端子４に接続する。
ク）入力ＶＣ接続し、７リブプフロツプ３のＱ出力は出
力端子４に接続する。
入力端子１に人力パルス６が入力し、高レベルから低レ
ベルＥＸ化すると、フリップフロップ３のＣＬ人力が低
レベルになるため、７リツプ７０ブプ３の出力Ｑは高レ
ベルから低レベルに変化する。次に人力パルス６が低レ
ベルから高レベルになると、フリップフロップ３のクリ
アが解除嘔扛出力ＱＨ１低レベルを保持する。又、人力
パルス６は遅延回路２を通力遅延パルス７となり、フリ
ップフロップ３のＧＫ大入力入力する。ＣＫが低レベル
から高レベルに変化する時、人力パルス６のデータをラ
ブチし、そのデータと保持し、出力する。従って７リツ
プフロブプ３の出力Ｑは低レベルから高レベルに変化し
人力パルス６が低レベルになるまで高レベルを保持する
。出力パルス幅はほぼ入力パルス幅に遅延回路の遅延時
間及びフリップフロップのＣＫの立上りから出力Ｑカニ
高レベルになるまでの遅延時間を加算した値となる。
ベルＥＸ化すると、フリップフロップ３のＣＬ人力が低
レベルになるため、７リツプ７０ブプ３の出力Ｑは高レ
ベルから低レベルに変化する。次に人力パルス６が低レ
ベルから高レベルになると、フリップフロップ３のクリ
アが解除嘔扛出力ＱＨ１低レベルを保持する。又、人力
パルス６は遅延回路２を通力遅延パルス７となり、フリ
ップフロップ３のＧＫ大入力入力する。ＣＫが低レベル
から高レベルに変化する時、人力パルス６のデータをラ
ブチし、そのデータと保持し、出力する。従って７リツ
プフロブプ３の出力Ｑは低レベルから高レベルに変化し
人力パルス６が低レベルになるまで高レベルを保持する
。出力パルス幅はほぼ入力パルス幅に遅延回路の遅延時
間及びフリップフロップのＣＫの立上りから出力Ｑカニ
高レベルになるまでの遅延時間を加算した値となる。
即ち、パルス伸張時間は遅延回路の遅延時間にフリップ
フロップのＣＫの立上刃から、出力Ｑが高レベルになる
までの遅延時間を加算した値となる０ 本発明の回路の人力に反転回路を追加し、出力を７リツ
プ７０ツブの出力Ｑとすることにより、正のパルスを入
力すると出力にはパルス伸張した正の出力パルスが得ら
れる。
フロップのＣＫの立上刃から、出力Ｑが高レベルになる
までの遅延時間を加算した値となる０ 本発明の回路の人力に反転回路を追加し、出力を７リツ
プ７０ツブの出力Ｑとすることにより、正のパルスを入
力すると出力にはパルス伸張した正の出力パルスが得ら
れる。
第３図は本発明の実施例２のブロック図である。
実施例１のパルス伸張回路金２段、直列に接続し、２段
目の７リツプフロツプのＣＬ人力を入力端子１１と接げ
し、出力端子１３を２段目の７リツプフロツプのＱ出力
と接続する。動作は実施例１の動作を２回行い、２段分
のパルス伸張時間が得らｎ、る。本実施例では、２段の
パルス伸張回路で説明しているが、何段でも効果は同じ
である。
目の７リツプフロツプのＣＬ人力を入力端子１１と接げ
し、出力端子１３を２段目の７リツプフロツプのＱ出力
と接続する。動作は実施例１の動作を２回行い、２段分
のパルス伸張時間が得らｎ、る。本実施例では、２段の
パルス伸張回路で説明しているが、何段でも効果は同じ
である。
以上説明したように本発明は、入力端子に７リツプフロ
ツプのデータ入力及びクリア入力を接続し、前記入力端
子と７リツプフロツプのクロック人力間に信号を遅延た
せる遅φ正回路を有するこｋにより、人力パルスのパル
ス幅より広いパルス幅の出力パルスが得られ、特に入力
パルス幅より長いパルス伸張時間の出力パルスが得られ
る効果がある。
ツプのデータ入力及びクリア入力を接続し、前記入力端
子と７リツプフロツプのクロック人力間に信号を遅延た
せる遅φ正回路を有するこｋにより、人力パルスのパル
ス幅より広いパルス幅の出力パルスが得られ、特に入力
パルス幅より長いパルス伸張時間の出力パルスが得られ
る効果がある。
第１図は本発明の実施例１のブロック図、第２図は第１
図のタイミングチャー）、＄３図は本発明の実施例２０
ブロック図、第４図は従来のブロック図、第５図、に６
図は第４図のタイミングチャートである。 ｌ・・・・・・入力端子、２・・・・・・遅延回路、３
・・・・・・フリップ７０ツグ、４・・・・・・出力端
子、６・・・・・・入力パルス、７・・・・・・遅延回
路２の遅延パルス、８・・・・・・フリップフロップ３
の出力パルス、１１・・・・・・入力端子、１２・・・
・・・本発明のパルス伸張回路を２設置列接研した回路
、１３・・・・・・出力端子、２１・・・・・・入力端
子、２２・・・・・・遅延回路、２３・・・・・・論理
回路、２４・・・・・・出力端子、２５・・・・・・人
力パルス、２６・・・・・・遅延回路２２の遅延パルス
、２７・・・・・・論理回路２３の出力パルス、２８・
・・・・・入カバルス、２９・・・・・・遅延回路２２
の遅延パルス、３０・・・・・・論理回路２３の出力パ
ルス。 名イ Ｆ戸３） 第Ｚ図
図のタイミングチャー）、＄３図は本発明の実施例２０
ブロック図、第４図は従来のブロック図、第５図、に６
図は第４図のタイミングチャートである。 ｌ・・・・・・入力端子、２・・・・・・遅延回路、３
・・・・・・フリップ７０ツグ、４・・・・・・出力端
子、６・・・・・・入力パルス、７・・・・・・遅延回
路２の遅延パルス、８・・・・・・フリップフロップ３
の出力パルス、１１・・・・・・入力端子、１２・・・
・・・本発明のパルス伸張回路を２設置列接研した回路
、１３・・・・・・出力端子、２１・・・・・・入力端
子、２２・・・・・・遅延回路、２３・・・・・・論理
回路、２４・・・・・・出力端子、２５・・・・・・人
力パルス、２６・・・・・・遅延回路２２の遅延パルス
、２７・・・・・・論理回路２３の出力パルス、２８・
・・・・・入カバルス、２９・・・・・・遅延回路２２
の遅延パルス、３０・・・・・・論理回路２３の出力パ
ルス。 名イ Ｆ戸３） 第Ｚ図
Claims (1)
- データ入力端子及びクリア入力端子に入力が供給された
フリップフロップと、前記入力信号を遅延させて前記フ
リップフロップのクロック入力に印加する遅延回路とを
有し、前記フリップフロップの出力から伸張された信号
を得るパルス伸張回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23144686A JPS6386612A (ja) | 1986-09-29 | 1986-09-29 | パルス伸張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23144686A JPS6386612A (ja) | 1986-09-29 | 1986-09-29 | パルス伸張回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386612A true JPS6386612A (ja) | 1988-04-18 |
Family
ID=16923657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23144686A Pending JPS6386612A (ja) | 1986-09-29 | 1986-09-29 | パルス伸張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386612A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013118449A (ja) * | 2011-12-01 | 2013-06-13 | Internatl Business Mach Corp <Ibm> | パルス幅延長回路および方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812421A (ja) * | 1981-07-15 | 1983-01-24 | Hitachi Ltd | デユ−テイ補正回路 |
| JPS61140215A (ja) * | 1984-12-12 | 1986-06-27 | Nec Corp | パルス発生回路 |
-
1986
- 1986-09-29 JP JP23144686A patent/JPS6386612A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812421A (ja) * | 1981-07-15 | 1983-01-24 | Hitachi Ltd | デユ−テイ補正回路 |
| JPS61140215A (ja) * | 1984-12-12 | 1986-06-27 | Nec Corp | パルス発生回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013118449A (ja) * | 2011-12-01 | 2013-06-13 | Internatl Business Mach Corp <Ibm> | パルス幅延長回路および方法 |
| US9287854B2 (en) | 2011-12-01 | 2016-03-15 | International Business Machines Corporation | Pulse stretching circuit and method |
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