JPH04105412A - フリップフロップ - Google Patents
フリップフロップInfo
- Publication number
- JPH04105412A JPH04105412A JP2224897A JP22489790A JPH04105412A JP H04105412 A JPH04105412 A JP H04105412A JP 2224897 A JP2224897 A JP 2224897A JP 22489790 A JP22489790 A JP 22489790A JP H04105412 A JPH04105412 A JP H04105412A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- delay
- flop
- delay time
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップフロップに関し、特にクロックディレ
ィ調節機能付きのフリップフロップに関する。
ィ調節機能付きのフリップフロップに関する。
従来、ＬＳＩ等の内部論理を構成するフリップフロップ
に対してのクロックの調整は、フロップフロップのプリ
ミティブブロック外で行われている。
に対してのクロックの調整は、フロップフロップのプリ
ミティブブロック外で行われている。
上述した従来のＬＳＩ内のフロップフロップのプリミテ
ィブブロックを使用している場合、ＬＳＩ等の内部論理
の設計時において、フリップフロップ間の組合せ回路の
遅延時間の調整はすべて組合せ回路自体で行わなければ
ならず、はんの数ｎｓの遅延時間の調整のためにも組合
せ回路の論理を変更せざるをえないケースが多々ある。
ィブブロックを使用している場合、ＬＳＩ等の内部論理
の設計時において、フリップフロップ間の組合せ回路の
遅延時間の調整はすべて組合せ回路自体で行わなければ
ならず、はんの数ｎｓの遅延時間の調整のためにも組合
せ回路の論理を変更せざるをえないケースが多々ある。
本発明のフロップフロップは、ＬＳＩ等の内部論理を構
成するフリップフロップにおいて、プリミティブブロッ
ク内にクロック入力ピンからの信号を調節するための複
数の段数のディレイゲートと、各段の前記ディレィゲー
トの８力を切り換えるセレクタと、このセレクタに対す
る切換え指示を行う信号入力ピンとを備え、前記信号入
力ピンに特定の値を与えることにより前記セレクタの出
力を切り換えて前記プリミティブブロック内でクロック
ディレィの調節を行うことを特徴とする。
成するフリップフロップにおいて、プリミティブブロッ
ク内にクロック入力ピンからの信号を調節するための複
数の段数のディレイゲートと、各段の前記ディレィゲー
トの８力を切り換えるセレクタと、このセレクタに対す
る切換え指示を行う信号入力ピンとを備え、前記信号入
力ピンに特定の値を与えることにより前記セレクタの出
力を切り換えて前記プリミティブブロック内でクロック
ディレィの調節を行うことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すクロックディレィ調節
機能付きフリップフロップのブロック図である。
機能付きフリップフロップのブロック図である。
第１図において本実施例のタロツクデイレイ調節機能付
きフロップフロップ１００はクロック入力ピン１１１と
、タロツクデイレイ調節の為のデイレイケート１１２，
１１３，１１４，１１５゜１１６．１１７，１１８と、
入力ピン１１１からの信号とデイレイケート１１２，１
１３，１１４゜１１５．１１６，１１７，１１８からの
出力信号を選択するセレクタ１１つと、フリップフロッ
プ部１２３とを備える。なお１２０，１２１゜１２２は
セレクタ１１９の選択信号である。
きフロップフロップ１００はクロック入力ピン１１１と
、タロツクデイレイ調節の為のデイレイケート１１２，
１１３，１１４，１１５゜１１６．１１７，１１８と、
入力ピン１１１からの信号とデイレイケート１１２，１
１３，１１４゜１１５．１１６，１１７，１１８からの
出力信号を選択するセレクタ１１つと、フリップフロッ
プ部１２３とを備える。なお１２０，１２１゜１２２は
セレクタ１１９の選択信号である。
選択信号１２０，１２１．１２２とセレクタ１１つの出
力信号の関係を第３図に示す。
力信号の関係を第３図に示す。
ディレィゲート１１２，１１３，１１４，１１５．１１
６，１１７，１１８の遅延時間は皆同じとし、最小遅延
時間を本例ではｄと表すものとする。また最大遅延時間
は１．５ｄであるとする。
６，１１７，１１８の遅延時間は皆同じとし、最小遅延
時間を本例ではｄと表すものとする。また最大遅延時間
は１．５ｄであるとする。
第２図は本発明のフリップフロップの一使用例を示すＬ
ＳＩ内部のブロック図である。
ＳＩ内部のブロック図である。
第２図において、ＬＳＩ２００はクロックディレィ調節
機能付フリップフロップ２１１，２１２゜２１３．２１
４，２１５と、組合せ回路２２１゜２２２．２２３，２
２４とから成る。ＬＳＩ内部の遅延時間のばらつきは±
２０％で発生するものとする。
機能付フリップフロップ２１１，２１２゜２１３．２１
４，２１５と、組合せ回路２２１゜２２２．２２３，２
２４とから成る。ＬＳＩ内部の遅延時間のばらつきは±
２０％で発生するものとする。
次に第２図、のブロック図を使って本実施例のタロツク
デイレイ調節機能付きフリップフロップの使用法につい
て説明する。１クロツクの時間をＴで表し、フリップフ
ロップ間の組合せ回路の最大遅延時間をＸ、クロックス
キューをＹとすると、ＬＳＩ内のすべての組合せ回路が Ｘ−１−Ｙ＜Ｔ ・・・（
］）であるならば、本実施例のクロックディレィ調節機
能付きフリップフロップは必要がない。このときすべて
のフリップフロップの選択信号１２０゜１２１．１２２
は’ ｏ ｏ ｏ ”としておけばよい。
デイレイ調節機能付きフリップフロップの使用法につい
て説明する。１クロツクの時間をＴで表し、フリップフ
ロップ間の組合せ回路の最大遅延時間をＸ、クロックス
キューをＹとすると、ＬＳＩ内のすべての組合せ回路が Ｘ−１−Ｙ＜Ｔ ・・・（
］）であるならば、本実施例のクロックディレィ調節機
能付きフリップフロップは必要がない。このときすべて
のフリップフロップの選択信号１２０゜１２１．１２２
は’ ｏ ｏ ｏ ”としておけばよい。
この場合、選択信号１２０，１２１，１２２に” ｏ
ｏ ｏ ”以外を選択するとスキューＹの増加を招くた
め得策ではない。従って本使用例でも本発明による機能
を使用しないところでは選択信号１２０．１２１，１２
２を“ｏ ｏ ｏ ”とする。
ｏ ｏ ”以外を選択するとスキューＹの増加を招くた
め得策ではない。従って本使用例でも本発明による機能
を使用しないところでは選択信号１２０．１２１，１２
２を“ｏ ｏ ｏ ”とする。
いま組合せ回路２２３のなかでフリップフロップ２１５
の出力２３６からフリップフロップ２１２の入力２４３
へのバスの遅延時間が３ｄ分だけ式（１〉を満たせなく
、かつ論理変更には相当の時間を要するものとする。−
組のフリップフロップ間のみを考えた場合、使用するフ
リップフロップ内のディレィゲートの段数をｎとすると
、ｎＸｄ ・・・（
２）だけ、遅延時間を長くすることができる。したがっ
て、３ｄ分たけ広げるためにはディレィゲートを３段使
用すればよい。
の出力２３６からフリップフロップ２１２の入力２４３
へのバスの遅延時間が３ｄ分だけ式（１〉を満たせなく
、かつ論理変更には相当の時間を要するものとする。−
組のフリップフロップ間のみを考えた場合、使用するフ
リップフロップ内のディレィゲートの段数をｎとすると
、ｎＸｄ ・・・（
２）だけ、遅延時間を長くすることができる。したがっ
て、３ｄ分たけ広げるためにはディレィゲートを３段使
用すればよい。
第１図から、フリップフロップ内部にはディレィゲート
が７段あるため調整可能であるが、併せて次の式（３）
の条件が成立するとき、本機能を使用することができる
。
が７段あるため調整可能であるが、併せて次の式（３）
の条件が成立するとき、本機能を使用することができる
。
ＺｆＹ＋１．５ Ｘ ３ ｄ＜Ｔ ・
・・り３）２；組合せ回路２２１内のフリップフロップ
２１２の出力２３２からフリップフロップ２１１の入力
２３１のパスの最大遅延時間 このときは第３図からフリップフロップ２１２の選択信
号１２０，１２１，１２３の値を′０１１”にすればよ
い。
・・り３）２；組合せ回路２２１内のフリップフロップ
２１２の出力２３２からフリップフロップ２１１の入力
２３１のパスの最大遅延時間 このときは第３図からフリップフロップ２１２の選択信
号１２０，１２１，１２３の値を′０１１”にすればよ
い。
以上説明したように、本発明のクロックディレィ調節機
能付きフリップフロップを使用することにより、限られ
た条件下ではあるが、ＬＳＩ等の内部論理の設計時にお
いて、フリップフロップ間の組合せ回路の遅延時間の調
整をすべて組合せ回路自体で行わなければならないとい
うことがなくなり、論理の変更等を行わすに済み、作業
工数を削減てきるという効果がある。
能付きフリップフロップを使用することにより、限られ
た条件下ではあるが、ＬＳＩ等の内部論理の設計時にお
いて、フリップフロップ間の組合せ回路の遅延時間の調
整をすべて組合せ回路自体で行わなければならないとい
うことがなくなり、論理の変更等を行わすに済み、作業
工数を削減てきるという効果がある。
・・・組合せ０路２
〜２２４の出力信号。
Claims (1)
- ＬＳＩ等の内部論理を構成するフリップフロップにおい
て、プリミティブブロック内にクロック入力ピンからの
信号を調節するための複数の段数のディレィゲートと、
各段の前記ディレィゲートの出力を切り換えるセレクタ
と、このセレクタに対する切換え指示を行う信号入力ピ
ンとを備え、前記信号入力ピンに特定の値を与えること
により前記セレクタの出力を切り換えて前記プリミティ
ブブロック内でクロックディレィの調節を行うことを特
徴とするフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224897A JPH04105412A (ja) | 1990-08-27 | 1990-08-27 | フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224897A JPH04105412A (ja) | 1990-08-27 | 1990-08-27 | フリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04105412A true JPH04105412A (ja) | 1992-04-07 |
Family
ID=16820872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224897A Pending JPH04105412A (ja) | 1990-08-27 | 1990-08-27 | フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04105412A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011077563A1 (ja) * | 2009-12-25 | 2011-06-30 | キヤノン株式会社 | 情報処理装置又は情報処理方法 |
| JP5303762B2 (ja) * | 2007-06-25 | 2013-10-02 | 国立大学法人 長崎大学 | 波形処理回路。 |
| JP2014140225A (ja) * | 2014-03-14 | 2014-07-31 | Canon Inc | 情報処理装置又は情報処理方法 |
-
1990
- 1990-08-27 JP JP2224897A patent/JPH04105412A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5303762B2 (ja) * | 2007-06-25 | 2013-10-02 | 国立大学法人 長崎大学 | 波形処理回路。 |
| WO2011077563A1 (ja) * | 2009-12-25 | 2011-06-30 | キヤノン株式会社 | 情報処理装置又は情報処理方法 |
| CN102668378A (zh) * | 2009-12-25 | 2012-09-12 | 佳能株式会社 | 信息处理装置或信息处理方法 |
| JP5501378B2 (ja) * | 2009-12-25 | 2014-05-21 | キヤノン株式会社 | 情報処理装置又は情報処理方法 |
| US9054691B2 (en) | 2009-12-25 | 2015-06-09 | Canon Kabushiki Kaisha | Information processing apparatus or information processing method |
| JP2014140225A (ja) * | 2014-03-14 | 2014-07-31 | Canon Inc | 情報処理装置又は情報処理方法 |
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