JPS6382014A - 擬似ランダム雑音符号発生回路 - Google Patents
擬似ランダム雑音符号発生回路Info
- Publication number
- JPS6382014A JPS6382014A JP61227356A JP22735686A JPS6382014A JP S6382014 A JPS6382014 A JP S6382014A JP 61227356 A JP61227356 A JP 61227356A JP 22735686 A JP22735686 A JP 22735686A JP S6382014 A JPS6382014 A JP S6382014A
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- JP
- Japan
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- gate
- shift register
- time
- exclusive
- steering
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- 238000010586 diagram Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はディジタルデータの擬似ランダム雑音符号発生
器回路に関する。
器回路に関する。
Ｂ１発明の概要
ＡＮＤ ゲート、排他的論理和ゲート、初期値設定とシ
フトレジスタ動作の切換えを行なうステアリングゲート
、シフトレジスタを構成するフリップフロップからなる
単位回路により構成されたシフトレジスタを有する擬似
雑音符号発生器。
フトレジスタ動作の切換えを行なうステアリングゲート
、シフトレジスタを構成するフリップフロップからなる
単位回路により構成されたシフトレジスタを有する擬似
雑音符号発生器。
Ｃ６従来の技術
符号の設定が可能で、ＩＣ化に適した擬似ランダム雑音
符号発生回路として、例えば特願昭筒６１−１６３０８
８ 号に記載され、第４図に示すようなものがある。第
４図中、Ｇはステアリングゲート回路で、ＮＡＮＤ ゲ
ートを用いて構成することができる。ΦはＦＯＲゲート
である。
符号発生回路として、例えば特願昭筒６１−１６３０８
８ 号に記載され、第４図に示すようなものがある。第
４図中、Ｇはステアリングゲート回路で、ＮＡＮＤ ゲ
ートを用いて構成することができる。ΦはＦＯＲゲート
である。
第１図に示すような、符号発生装置の符号発生、に必要
な初期情報には、次の（ｉ）〜（■）がある。
な初期情報には、次の（ｉ）〜（■）がある。
（ｉ）フリップフロップの初期状態
（ｉｉ）帰還状態
（ｉｉｉ）フリップフロップの最終段選択状態第４図中
、ＣＬＫ は供給クロック、ＳＴＢ は−符号切換えス
トローブ、８丁はチップセレクト、ＬＥ はラッチｅｎ
ａｂｌｅ、 Ｄ Ａ Ｔ Ｏ〜ｎ は上記（ｉ）〜（
ｉｎ）のデータ、５ＥＬＯ〜 １ はデータセレクトで
、第１表のようにデータを選択する。
、ＣＬＫ は供給クロック、ＳＴＢ は−符号切換えス
トローブ、８丁はチップセレクト、ＬＥ はラッチｅｎ
ａｂｌｅ、 Ｄ Ａ Ｔ Ｏ〜ｎ は上記（ｉ）〜（
ｉｎ）のデータ、５ＥＬＯ〜 １ はデータセレクトで
、第１表のようにデータを選択する。
ＦＢＯ〜２．ＣＡＳ はカスケード接続用出力で、Ｆ
Ｂ２ はスリーステート出力、ＰＮ は符号出力を表
わす。
Ｂ２ はスリーステート出力、ＰＮ は符号出力を表
わす。
第 １ 表
まず単独で用いる場合の動作を説明する。
この方式の特徴は ＩＣ化した場合、複数をカスケード
接続することで容易に所望の長周期符号が得られること
にある。
接続することで容易に所望の長周期符号が得られること
にある。
しかし、この方式の ＩＣでは、カスケード接続により
最大動作周波数が低下するという欠点がある。第５図に
従来方式の ＩＣにおけるもっとも信号の伝達に時間を
要する経路（以下本明細書においてはクリティカルパス
と略称する。）を示す、第５図（ａ）は単体で使用し
た場合、（ｂ）は２個をカスケード接続した場合のクリ
ティカルパスである。２個以上の ＩＣをカスケード接
続した場合も（ｂ）と同様になる。いずれの場合にもク
リティカルパスの基本構成はＳＲ→マルチプレクサ→３
ステート出力バッファ→ＡＮＤ ゲート→ＥＯＲゲート
→ステアリングゲート→ＳＲであるが、カスケード接続
の場合は、（Ａ）、（Ｂ）の２度に亘り ＩＣ外部を信
号が伝播するため、クリティカルパスが長い。
最大動作周波数が低下するという欠点がある。第５図に
従来方式の ＩＣにおけるもっとも信号の伝達に時間を
要する経路（以下本明細書においてはクリティカルパス
と略称する。）を示す、第５図（ａ）は単体で使用し
た場合、（ｂ）は２個をカスケード接続した場合のクリ
ティカルパスである。２個以上の ＩＣをカスケード接
続した場合も（ｂ）と同様になる。いずれの場合にもク
リティカルパスの基本構成はＳＲ→マルチプレクサ→３
ステート出力バッファ→ＡＮＤ ゲート→ＥＯＲゲート
→ステアリングゲート→ＳＲであるが、カスケード接続
の場合は、（Ａ）、（Ｂ）の２度に亘り ＩＣ外部を信
号が伝播するため、クリティカルパスが長い。
ＩＣ間の信号の伝播には、駆動能力の増強や静電破壊対
策を目的としてそれぞれ、バッファ、入力保護等を必要
とするので、遅延時間は大きく増加（第５図（ｂ）中の
ｔｄに相当分）する。
策を目的としてそれぞれ、バッファ、入力保護等を必要
とするので、遅延時間は大きく増加（第５図（ｂ）中の
ｔｄに相当分）する。
Ｄ０発明が解決しようとする問題点
本発明の目的は、ＩＣ化に適し、カスケード接続時の高
速化、および単体使用時とカスケード接続使用時の最大
動作周波数を等しくすることができる擬似ランダム雑音
符号発生回路を提供することである。
速化、および単体使用時とカスケード接続使用時の最大
動作周波数を等しくすることができる擬似ランダム雑音
符号発生回路を提供することである。
Ｅ１問題点を解決するための手段
上記目的を達成するために、本発明による擬似ランダム
雑音符号発生回路は、排他的論理和ゲー１〜と、上記排
他的論理和ゲートの入力に加算信号を入力するＡＮＤ
ゲートと、上記排他的論理和ゲートの出力が入力され、
初期値設定およびシフトレジスタ動作の切換えを行なう
ステアリングゲートと、上記ステアリングゲートの後段
に、それと直列接続されたフリップフロップとを含むこ
とを要旨とする。
雑音符号発生回路は、排他的論理和ゲー１〜と、上記排
他的論理和ゲートの入力に加算信号を入力するＡＮＤ
ゲートと、上記排他的論理和ゲートの出力が入力され、
初期値設定およびシフトレジスタ動作の切換えを行なう
ステアリングゲートと、上記ステアリングゲートの後段
に、それと直列接続されたフリップフロップとを含むこ
とを要旨とする。
Ｆ′１作用
第３図（ａ）および（ｂ）はそれぞれ従来方式と本発明
のシフトレジスタの構成単位の相異を示す図である。図
中、Ｇｉ は初期値設定とシフトレジスタ動作の切換
えを行なうステアリングゲート、ＳＲｉ はシフトレ
ジスタを構成するフリップフロップ、ＥＯＲｉ は排
他的論理和ゲートである。Ｇｉ において、ａ は前
段のシフトレジスタ構成単位からの出力信号、ｂ は初
期値信号、ｃ、ｄ は両者の切り換えを行なうための
制御信号入力である。
のシフトレジスタの構成単位の相異を示す図である。図
中、Ｇｉ は初期値設定とシフトレジスタ動作の切換
えを行なうステアリングゲート、ＳＲｉ はシフトレ
ジスタを構成するフリップフロップ、ＥＯＲｉ は排
他的論理和ゲートである。Ｇｉ において、ａ は前
段のシフトレジスタ構成単位からの出力信号、ｂ は初
期値信号、ｃ、ｄ は両者の切り換えを行なうための
制御信号入力である。
本発明では、シフトレジスタ構成単位において。
従来方式に較べＧｉ 、ＳＲｉ とＡ Ｎ Ｄ ｉ
。
。
ＥＯＲｉ の位置が入れ換っている。
Ｇ、実施例
以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
第１図は本発明による擬似ランダム雑音符号発生器回路
の構成を示すブロック図で、図中、第４図と共通する記
号は第４図におけるものと同じが、またはそれに対応す
る部分を表わす。
の構成を示すブロック図で、図中、第４図と共通する記
号は第４図におけるものと同じが、またはそれに対応す
る部分を表わす。
本方式の ＩＣのクリティカルパスを第２図に示す。（
ｎ）は単体使用の場合、（ｂ）は ＩＣ２個をカスケー
ド接続をした場合である。２個以上をカスケード接続し
た場合も（ｂ）と同様になる。従来方式では、発生器２
の初段の ＳＲ（フリップフロップ）の入力を決定する
排他的論理和ゲートが発生器 １ の最後段に接続され
ていたから、 ＩＣの外部を経由し信号を伝播していた
が、本方式では上記排他的論理和ゲートが発生器２内部
に存在するから、ＩＣの外部を経由する必要がなくなる
。このため、カスケード接続時のクリティカルパスが短
縮され（第２図（ｂ））。
ｎ）は単体使用の場合、（ｂ）は ＩＣ２個をカスケー
ド接続をした場合である。２個以上をカスケード接続し
た場合も（ｂ）と同様になる。従来方式では、発生器２
の初段の ＳＲ（フリップフロップ）の入力を決定する
排他的論理和ゲートが発生器 １ の最後段に接続され
ていたから、 ＩＣの外部を経由し信号を伝播していた
が、本方式では上記排他的論理和ゲートが発生器２内部
に存在するから、ＩＣの外部を経由する必要がなくなる
。このため、カスケード接続時のクリティカルパスが短
縮され（第２図（ｂ））。
しかも単体使用時と同等となる。人出力バッファ。
入力保護により構成される経路は比較的伝播遅延時間が
大きく、パッケージ容量等による波形の歪みの影響など
で、少なくとも １０ ｎ５ｅｃ以上となるのが普通で
ある。したがって本方式により単体使用時とカスケード
接続使用時の最大動作周波数が等しくなる他、カスケー
ド接続時において１０ｎｓｅｃ以上の高速化が期待でき
る。
大きく、パッケージ容量等による波形の歪みの影響など
で、少なくとも １０ ｎ５ｅｃ以上となるのが普通で
ある。したがって本方式により単体使用時とカスケード
接続使用時の最大動作周波数が等しくなる他、カスケー
ド接続時において１０ｎｓｅｃ以上の高速化が期待でき
る。
Ｈ１発明の詳細
な説明した通り１本発明によれば、カスケード接続時の
高速化、および単体使用時とカスケード接続時の最大動
作周波数の差の削除を図ることができる。
高速化、および単体使用時とカスケード接続時の最大動
作周波数の差の削除を図ることができる。
第１図は本発明による擬似ランダム雑音符号発生回路の
構成を示すブロック図、第２図は本発明の方式の ＩＣ
のクリティカルパスを示す図、第３図は従来方式と本発
明のシフトレジスタの構成単位の相異を示す図、第４図
は従来の擬似ランダム雑音符号発生回路の構成を示すブ
ロック図、第５図は従来方式の ＩＣのクリティカルパ
スを示す図である。 Ｇｉ・・・・・・・・・初期値設定とシフトレジスタ動
作の切換えを行なうステアリングゲート、ＳＲｉ・・・
・・・・・・シフトレジスタを構成するフリップフロッ
プ。 ＣＬＫ・・・・・・・・・供給クロック、ＳＴＢ・・・
・・・・・・符号切換えストローブ、 ＣＳ −・−・
−・・チップセレクト、ＬＥ・・・・・・・・・ラッチ
ｅｎａｂｌｅ、 ＤＡＴＯ” ｎ・・・・・・・・・
データ、５ＥＬＯ〜 １・・・・・・・・・データセレ
クト、ＦＢＯ〜２．ＣＡＳ・・・・・・・・・カスケー
ド接続用出力、ＦＢ２・・・・・・・・・スリーステー
ト出力、ＰＮ・・・・・・・・・符号出力。
構成を示すブロック図、第２図は本発明の方式の ＩＣ
のクリティカルパスを示す図、第３図は従来方式と本発
明のシフトレジスタの構成単位の相異を示す図、第４図
は従来の擬似ランダム雑音符号発生回路の構成を示すブ
ロック図、第５図は従来方式の ＩＣのクリティカルパ
スを示す図である。 Ｇｉ・・・・・・・・・初期値設定とシフトレジスタ動
作の切換えを行なうステアリングゲート、ＳＲｉ・・・
・・・・・・シフトレジスタを構成するフリップフロッ
プ。 ＣＬＫ・・・・・・・・・供給クロック、ＳＴＢ・・・
・・・・・・符号切換えストローブ、 ＣＳ −・−・
−・・チップセレクト、ＬＥ・・・・・・・・・ラッチ
ｅｎａｂｌｅ、 ＤＡＴＯ” ｎ・・・・・・・・・
データ、５ＥＬＯ〜 １・・・・・・・・・データセレ
クト、ＦＢＯ〜２．ＣＡＳ・・・・・・・・・カスケー
ド接続用出力、ＦＢ２・・・・・・・・・スリーステー
ト出力、ＰＮ・・・・・・・・・符号出力。
Claims (1)
- 【特許請求の範囲】 （ａ）排他的論理和ゲート、 （ｂ）上記排他的論理和ゲートの入力に加算信号を入力
するＡＮＤゲート、 （ｃ）上記排他的論理和ゲートの出力が入力され、初期
値設定およびシフトレジスタ動作の切換えを行なうステ
アリングゲート、および （ｄ）上記ステアリングゲートの後段に、それと直列接
続されたフリップフロップ を含むことを特徴とする擬似ランダム雑音符号発生回路
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227356A JP2577894B2 (ja) | 1986-09-25 | 1986-09-25 | 擬似ランダム雑音符号発生回路 |
| US07/097,799 US4912666A (en) | 1986-09-25 | 1987-09-16 | Pseudo-random noise code generating circuit |
| GB8722267A GB2197163B (en) | 1986-09-25 | 1987-09-22 | Pseudo-random noise code generating circuit |
| FR878713222A FR2604577B1 (fr) | 1986-09-25 | 1987-09-24 | Circuit generateur de code a bruit pseudo-aleatoire |
| DE3732432A DE3732432C2 (de) | 1986-09-25 | 1987-09-25 | Pseudo-Zufallsrauschcode-Generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227356A JP2577894B2 (ja) | 1986-09-25 | 1986-09-25 | 擬似ランダム雑音符号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6382014A true JPS6382014A (ja) | 1988-04-12 |
| JP2577894B2 JP2577894B2 (ja) | 1997-02-05 |
Family
ID=16859516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227356A Expired - Lifetime JP2577894B2 (ja) | 1986-09-25 | 1986-09-25 | 擬似ランダム雑音符号発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4912666A (ja) |
| JP (1) | JP2577894B2 (ja) |
| DE (1) | DE3732432C2 (ja) |
| FR (1) | FR2604577B1 (ja) |
| GB (1) | GB2197163B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864525A (en) * | 1986-07-11 | 1989-09-05 | Clarion Co., Ltd. | Maximum length shift register sequence generator |
| JP2577914B2 (ja) * | 1987-06-11 | 1997-02-05 | クラリオン株式会社 | ｍ系列符号発生器 |
| JPH0250512A (ja) * | 1988-08-10 | 1990-02-20 | Clarion Co Ltd | 疑似ランダム雑音符号発生装置 |
| US5111416A (en) * | 1989-02-20 | 1992-05-05 | Clarion Co., Ltd. | Pseudo random noise code generator for selectively generating a code or its mirror image from common data |
| US5031129A (en) * | 1989-05-12 | 1991-07-09 | Alcatel Na Network Systems Corp. | Parallel pseudo-random generator for emulating a serial pseudo-random generator and method for carrying out same |
| US5126959A (en) * | 1989-11-20 | 1992-06-30 | Clarion Co., Ltd. | Code generation control device |
| US6631390B1 (en) | 2000-03-06 | 2003-10-07 | Koninklijke Philips Electronics N.V. | Method and apparatus for generating random numbers using flip-flop meta-stability |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1532396A (fr) * | 1967-05-12 | 1968-07-12 | Lignes Telegraph Telephon | Appareillages électroniques destinés à la génération de séquences pseudo-aléatoires de signaux à quatre niveaux |
| US4023026A (en) * | 1975-12-15 | 1977-05-10 | International Telephone And Telegraph Corporation | Pseudo-random coder with improved near range rejection |
| US4531022A (en) * | 1983-01-13 | 1985-07-23 | International Standard Electric Corporation | Device for generating binary digit pseudo-random sequences |
| JPS60176322A (ja) * | 1984-02-22 | 1985-09-10 | Omron Tateisi Electronics Co | Ｍ系列符号発生器 |
| JPS61163088A (ja) * | 1985-01-14 | 1986-07-23 | Ishikawajima Harima Heavy Ind Co Ltd | 船倉内荷役装置 |
| US4785410A (en) * | 1985-06-05 | 1988-11-15 | Clarion Co., Ltd. | Maximum length shift register sequences generator |
| US4864525A (en) * | 1986-07-11 | 1989-09-05 | Clarion Co., Ltd. | Maximum length shift register sequence generator |
-
1986
- 1986-09-25 JP JP61227356A patent/JP2577894B2/ja not_active Expired - Lifetime
-
1987
- 1987-09-16 US US07/097,799 patent/US4912666A/en not_active Expired - Fee Related
- 1987-09-22 GB GB8722267A patent/GB2197163B/en not_active Expired - Lifetime
- 1987-09-24 FR FR878713222A patent/FR2604577B1/fr not_active Expired - Lifetime
- 1987-09-25 DE DE3732432A patent/DE3732432C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4912666A (en) | 1990-03-27 |
| GB8722267D0 (en) | 1987-10-28 |
| GB2197163B (en) | 1990-08-29 |
| DE3732432A1 (de) | 1988-04-07 |
| FR2604577A1 (fr) | 1988-04-01 |
| FR2604577B1 (fr) | 1992-01-24 |
| DE3732432C2 (de) | 1994-09-08 |
| GB2197163A (en) | 1988-05-11 |
| JP2577894B2 (ja) | 1997-02-05 |
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