JP2577894B2 - 擬似ランダム雑音符号発生回路 - Google Patents
擬似ランダム雑音符号発生回路Info
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- JP2577894B2 JP2577894B2 JP61227356A JP22735686A JP2577894B2 JP 2577894 B2 JP2577894 B2 JP 2577894B2 JP 61227356 A JP61227356 A JP 61227356A JP 22735686 A JP22735686 A JP 22735686A JP 2577894 B2 JP2577894 B2 JP 2577894B2
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- Japan
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- gate
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- output
- flip
- flop
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明はディジタルデータの擬似ランダム雑音符号発
生器回路に関する。
生器回路に関する。
B.発明の概要 ANDゲート、排他的論理和ゲート、初期値設定とシフ
トレジスタ動作の切換えを行なうステアリングゲート、
シフトレジスタを構成するフリップフロップからなる単
位回路により構成されたシフトレジスタを有する擬似雑
音符号発生器。
トレジスタ動作の切換えを行なうステアリングゲート、
シフトレジスタを構成するフリップフロップからなる単
位回路により構成されたシフトレジスタを有する擬似雑
音符号発生器。
C.従来の技術 符号の設定が可能で、IC化に適した擬似ランダム雑音
符号発生回路として、例えば特願昭第61−163088号に記
載され、第４図に示すようなものがある。第４図中、Ｇ
はステアリングゲート回路で、NANDゲートを用いて構成
することができる。はEORゲートである。第１図に示
すような、符号発生装置の符号発生に必要な初期情報に
は、次の（ｉ）〜（iii）がある。
符号発生回路として、例えば特願昭第61−163088号に記
載され、第４図に示すようなものがある。第４図中、Ｇ
はステアリングゲート回路で、NANDゲートを用いて構成
することができる。はEORゲートである。第１図に示
すような、符号発生装置の符号発生に必要な初期情報に
は、次の（ｉ）〜（iii）がある。
（ｉ）フリップフロップの初期状態 （ii）帰還状態 （iii）フリップフロップの最終段選択状態 第４図中、CLKは供給クロック、STBは符号切換えスト
ローブ、▲▼はチップセレクト、LEはラッチenabl
e,DAT0〜ｎは上記（ｉ）〜（iii）のデータ、SEL0〜１
はデータセレクトで、第１表のようにデータを選択す
る。FB0〜2,CASはカスケード接続用出力で、FB2はスリ
ーステート出力、PNは符号出力を表わす。
ローブ、▲▼はチップセレクト、LEはラッチenabl
e,DAT0〜ｎは上記（ｉ）〜（iii）のデータ、SEL0〜１
はデータセレクトで、第１表のようにデータを選択す
る。FB0〜2,CASはカスケード接続用出力で、FB2はスリ
ーステート出力、PNは符号出力を表わす。
まず単独で用いる場合の動作を説明する。
この方式の特徴はIC化した場合、複数をカスケード接
続することで容易に所望の長周期符号が得られることに
ある。
続することで容易に所望の長周期符号が得られることに
ある。
しかし、この方式のICでは、カスケード接続により最
大動作周波数が低下するという欠点がある。第５図に従
来方式のICにおけるもっとも信号の伝達に時間を要する
経路（以下本明細書においては、クリティカルパスと略
称する。）を示す。第５図（ａ）は単体で使用した場
合、（ｂ）は２個をカスケード接続した場合のクリティ
カルパスである。２個以上のICをカスケード接続した場
合も（ｂ）と同様になる。いずれの場合にもクリティカ
ルパスの基本構成はSR→マルチプレクサ→３ステート出
力バッファ→ANDゲート→EORゲート→ステアリングゲー
ト→SRであるが、カスケード接続の場合は、（Ａ），
（Ｂ）の２度に亘りIC外部を信号が伝播するため、クリ
ティカルパスが長い。IC間の信号の伝播には、駆動能力
の増強や静電破壊対策を目的としてそれぞれ、バッフ
ァ、入力保護等を必要とするので、遅延時間は大きく増
加（第５図（ｂ）中のtdに相当分）する。
大動作周波数が低下するという欠点がある。第５図に従
来方式のICにおけるもっとも信号の伝達に時間を要する
経路（以下本明細書においては、クリティカルパスと略
称する。）を示す。第５図（ａ）は単体で使用した場
合、（ｂ）は２個をカスケード接続した場合のクリティ
カルパスである。２個以上のICをカスケード接続した場
合も（ｂ）と同様になる。いずれの場合にもクリティカ
ルパスの基本構成はSR→マルチプレクサ→３ステート出
力バッファ→ANDゲート→EORゲート→ステアリングゲー
ト→SRであるが、カスケード接続の場合は、（Ａ），
（Ｂ）の２度に亘りIC外部を信号が伝播するため、クリ
ティカルパスが長い。IC間の信号の伝播には、駆動能力
の増強や静電破壊対策を目的としてそれぞれ、バッフ
ァ、入力保護等を必要とするので、遅延時間は大きく増
加（第５図（ｂ）中のtdに相当分）する。
D.発明が解決しようとする問題点 本発明の目的は、IC化に適し、カスケード接続時の高
速化、および単体使用時とカスケード接続使用時の最大
動作周波数を等しくすることができる擬似ランダム雑音
符号発生回路を提供することである。
速化、および単体使用時とカスケード接続使用時の最大
動作周波数を等しくすることができる擬似ランダム雑音
符号発生回路を提供することである。
E.問題点を解決するための手段 上記目的を達成するために、本発明による擬似ランダ
ム雑音符号発生回路は、ステアリングゲートの一方の入
力に出力する第１のラッチ手段と、複数の第１のANDゲ
ートの夫々一方の入力に出力する第２及び第３のラッチ
手段と、上記ステアリングゲートと上記フリップフロッ
プを一つの対として、直列に設けられた複数の対と、排
他的論理和ゲート及びその各々の入力に加算信号を出力
する上記第１のANDゲートから成り、上記排他的論理和
ゲートと第１のANDゲートを１つの対として設けられた
複数の対と、上記各フリップフロップ出力が入力される
マルチプレクサと、上記マルチプレクサを制御する第４
及び第５のラッチ手段と、各フリップフロップの初期状
態、帰還状態及びその最終段選択状態の各データを夫々
上記第1,第３及び第５のラッチ手段へラッチするための
ラッチイネーブル（enable）パルスと、チップセレクト
の２つの信号が入力されると、出力を発生する第２のAN
Dゲートと、上記第２のANDゲートの出力が入力され、２
つの制御信号に応答して上記第1,第３及び第５のラッチ
手段に選択的に前記各データを入力させるように制御
し、第３及び第５のラッチ手段から第２及び第４のラッ
チ手段に出力するためのデマルチプレクサ回路と、を備
え、前記マルチプレクサの出力が第１のANDゲートの夫
々他方の入力に接続され、上記ステアリングゲートとフ
リップフロップの１対及び上記排他的論理和ゲートと第
１のANDゲート１対は夫々単位回路を構成し、該単位回
路において上記排他的論理和ゲートは前段の単位回路の
フリップフロップの出力と後段の単位回路のステアリン
グゲートの他方の入力との間に接続されたことを要旨と
する。
ム雑音符号発生回路は、ステアリングゲートの一方の入
力に出力する第１のラッチ手段と、複数の第１のANDゲ
ートの夫々一方の入力に出力する第２及び第３のラッチ
手段と、上記ステアリングゲートと上記フリップフロッ
プを一つの対として、直列に設けられた複数の対と、排
他的論理和ゲート及びその各々の入力に加算信号を出力
する上記第１のANDゲートから成り、上記排他的論理和
ゲートと第１のANDゲートを１つの対として設けられた
複数の対と、上記各フリップフロップ出力が入力される
マルチプレクサと、上記マルチプレクサを制御する第４
及び第５のラッチ手段と、各フリップフロップの初期状
態、帰還状態及びその最終段選択状態の各データを夫々
上記第1,第３及び第５のラッチ手段へラッチするための
ラッチイネーブル（enable）パルスと、チップセレクト
の２つの信号が入力されると、出力を発生する第２のAN
Dゲートと、上記第２のANDゲートの出力が入力され、２
つの制御信号に応答して上記第1,第３及び第５のラッチ
手段に選択的に前記各データを入力させるように制御
し、第３及び第５のラッチ手段から第２及び第４のラッ
チ手段に出力するためのデマルチプレクサ回路と、を備
え、前記マルチプレクサの出力が第１のANDゲートの夫
々他方の入力に接続され、上記ステアリングゲートとフ
リップフロップの１対及び上記排他的論理和ゲートと第
１のANDゲート１対は夫々単位回路を構成し、該単位回
路において上記排他的論理和ゲートは前段の単位回路の
フリップフロップの出力と後段の単位回路のステアリン
グゲートの他方の入力との間に接続されたことを要旨と
する。
F.作用 第３図（ａ）および（ｂ）はそれぞれ従来方式と本発
明のシフトレジスタの構成単位の相異を示す図である。
図中、Giは初期値設定とシフトレジスタ動作の切換えを
行なうステアリングゲート、SRiはシフトレジスタを構
成するフリップフロップ、EORiは排他的論理和ゲートで
ある。Giにおいて、ａは前段のシフトレジスタ構成単位
からの出力信号、ｂは初期値信号、c,dは両者の切り換
えを行なうための制御信号入力である。
明のシフトレジスタの構成単位の相異を示す図である。
図中、Giは初期値設定とシフトレジスタ動作の切換えを
行なうステアリングゲート、SRiはシフトレジスタを構
成するフリップフロップ、EORiは排他的論理和ゲートで
ある。Giにおいて、ａは前段のシフトレジスタ構成単位
からの出力信号、ｂは初期値信号、c,dは両者の切り換
えを行なうための制御信号入力である。
本発明では、シフトレジスタ構成単位において、従来
方式に較べGi,SRiとANDi,EORiの位置が入れ換ってい
る。
方式に較べGi,SRiとANDi,EORiの位置が入れ換ってい
る。
G.実施例 以下に、図面を参照しながら、実施例を用いて本発明
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
第１図は本発明による擬似ランダム雑音符号発生器回
路の構成を示すブロック図で、図中、第４図と共通する
記号は第４図におけるものと同じか、またはそれに対応
する部分を表わす。
路の構成を示すブロック図で、図中、第４図と共通する
記号は第４図におけるものと同じか、またはそれに対応
する部分を表わす。
本方式のICクリティカルパスを第２図に示す。（ａ）
は単体使用の場合、（ｂ）はIC2個をカスケード接続を
した場合である。２個以上をカスケード接続した場合も
（ｂ）と同様になる。従来方式では、発生器２の初段の
SR（フリップフロップ）の入力を決定する排他的論理和
ゲートが発生器１の最後段に接続されていたから、ICの
外部を経由し信号を伝播していたが、本方式では上記排
他的論理和ゲートが発生器２内部に存在するから、ICの
外部を経由する必要がなくなる。このため、カスケード
接続時のクリティカルパスが短縮され（第２図
（ｂ））、しかも単体使用時と同等となる。入出力バッ
ファ、入力保護により構成される経路は比較的伝播遅延
時間が大きく、パッケージ容量等による波形のなまりの
影響などで、少なくとも10nsec程度となるのが普通であ
る。したがって本方式により単体使用時とカスケード接
続使用時の最大動作周波数が等しくなる他、カスケード
接続時において10nsec程度の高速化が期待できる。
は単体使用の場合、（ｂ）はIC2個をカスケード接続を
した場合である。２個以上をカスケード接続した場合も
（ｂ）と同様になる。従来方式では、発生器２の初段の
SR（フリップフロップ）の入力を決定する排他的論理和
ゲートが発生器１の最後段に接続されていたから、ICの
外部を経由し信号を伝播していたが、本方式では上記排
他的論理和ゲートが発生器２内部に存在するから、ICの
外部を経由する必要がなくなる。このため、カスケード
接続時のクリティカルパスが短縮され（第２図
（ｂ））、しかも単体使用時と同等となる。入出力バッ
ファ、入力保護により構成される経路は比較的伝播遅延
時間が大きく、パッケージ容量等による波形のなまりの
影響などで、少なくとも10nsec程度となるのが普通であ
る。したがって本方式により単体使用時とカスケード接
続使用時の最大動作周波数が等しくなる他、カスケード
接続時において10nsec程度の高速化が期待できる。
H.発明の効果 以上説明した通り、本発明によれば、カスケード接続
時の高速化、および単体使用時とカスケード接続時の最
大動作周波数の差の削除を図ることができる。
時の高速化、および単体使用時とカスケード接続時の最
大動作周波数の差の削除を図ることができる。
第１図は本発明による擬似ランダム雑音符号発生回路の
構成を示すブロック図、第２図は本発明の方式のICのク
リティカルパスを示す図、第３図は従来方式と本発明の
シフトレジスタの構成単位の相異を示す図、第４図は従
来の擬似ランダム雑音符号発生回路の構成を示すブロッ
ク図、第５図は従来方式のICのクリティカルパスを示す
図である。 Gi……初期値設定とシフトレジスタ動作の切換えを行な
うステアリングゲート、SRi……シフトレジスタを構成
するフリップフロップ、CLK……供給クロック、STB……
符号切換えストローブ、▲▼……チップセレクト、
LE……ラッチ、enable,DAT0〜ｎ……データ、SEL0〜１
……データセレクト、FB0〜2,CAS……カスケード接続用
出力、FB2……スリーステート出力、PN……符号出力。
構成を示すブロック図、第２図は本発明の方式のICのク
リティカルパスを示す図、第３図は従来方式と本発明の
シフトレジスタの構成単位の相異を示す図、第４図は従
来の擬似ランダム雑音符号発生回路の構成を示すブロッ
ク図、第５図は従来方式のICのクリティカルパスを示す
図である。 Gi……初期値設定とシフトレジスタ動作の切換えを行な
うステアリングゲート、SRi……シフトレジスタを構成
するフリップフロップ、CLK……供給クロック、STB……
符号切換えストローブ、▲▼……チップセレクト、
LE……ラッチ、enable,DAT0〜ｎ……データ、SEL0〜１
……データセレクト、FB0〜2,CAS……カスケード接続用
出力、FB2……スリーステート出力、PN……符号出力。
Claims (1)
- 【請求項１】（ａ）ステアリングゲートの一方の入力に
出力する第１のラッチ手段、 （ｂ）複数の第１のANDゲートの夫々一方の入力に出力
する第２及び第３のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、直列に設けられた複数の対、 （ｄ）排他的論理和ゲート及びその各々の入力に加算信
号を出力する上記第１のANDゲートから成り、上記排他
的論理和ゲートと第１のANDゲートを１つの対として設
けられた複数の対、 （ｅ）上記各フリップフロップ出力が入力されるマルチ
プレクサ、 （ｆ）上記マルチプレクサを制御する第４及び第５のラ
ッチ手段、 （ｇ）各フリップフロップの初期状態、帰還状態及びそ
の最終段選択状態の各データを夫々上記第1,第３及び第
５のラッチ手段へラッチするためのラッチイネーブル
（enable）パルスと、チップセレクトの２つの信号が入
力されると、出力を発生する第２のANDゲート、 （ｈ）上記第２のANDゲートの出力が入力され、２つの
制御信号に応答して上記第1,第３及び第５のラッチ手段
に選択的に前記各データを入力させるように制御し、第
３及び第５のラッチ手段から第２及び第４のラッチ手段
に出力するためのデマルチプレクサ回路と、を備え、前
記マルチプレクサの出力が第１のANDゲートの夫々他方
の入力に接続され、上記ステアリングゲートとフリップ
フロップの１対及び上記排他的論理和ゲートと第１のAN
Dゲート１対は夫々単位回路を構成し、該単位回路にお
いて上記排他的論理和ゲートは前段の単位回路のフリッ
プフロップの出力と後段の単位回路のステアリングゲー
トの他方の入力との間に接続されたことを特徴とする擬
似ランダム雑音符号発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227356A JP2577894B2 (ja) | 1986-09-25 | 1986-09-25 | 擬似ランダム雑音符号発生回路 |
| US07/097,799 US4912666A (en) | 1986-09-25 | 1987-09-16 | Pseudo-random noise code generating circuit |
| GB8722267A GB2197163B (en) | 1986-09-25 | 1987-09-22 | Pseudo-random noise code generating circuit |
| FR878713222A FR2604577B1 (fr) | 1986-09-25 | 1987-09-24 | Circuit generateur de code a bruit pseudo-aleatoire |
| DE3732432A DE3732432C2 (de) | 1986-09-25 | 1987-09-25 | Pseudo-Zufallsrauschcode-Generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227356A JP2577894B2 (ja) | 1986-09-25 | 1986-09-25 | 擬似ランダム雑音符号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6382014A JPS6382014A (ja) | 1988-04-12 |
| JP2577894B2 true JP2577894B2 (ja) | 1997-02-05 |
Family
ID=16859516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227356A Expired - Lifetime JP2577894B2 (ja) | 1986-09-25 | 1986-09-25 | 擬似ランダム雑音符号発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4912666A (ja) |
| JP (1) | JP2577894B2 (ja) |
| DE (1) | DE3732432C2 (ja) |
| FR (1) | FR2604577B1 (ja) |
| GB (1) | GB2197163B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864525A (en) * | 1986-07-11 | 1989-09-05 | Clarion Co., Ltd. | Maximum length shift register sequence generator |
| JP2577914B2 (ja) * | 1987-06-11 | 1997-02-05 | クラリオン株式会社 | ｍ系列符号発生器 |
| JPH0250512A (ja) * | 1988-08-10 | 1990-02-20 | Clarion Co Ltd | 疑似ランダム雑音符号発生装置 |
| US5111416A (en) * | 1989-02-20 | 1992-05-05 | Clarion Co., Ltd. | Pseudo random noise code generator for selectively generating a code or its mirror image from common data |
| US5031129A (en) * | 1989-05-12 | 1991-07-09 | Alcatel Na Network Systems Corp. | Parallel pseudo-random generator for emulating a serial pseudo-random generator and method for carrying out same |
| US5126959A (en) * | 1989-11-20 | 1992-06-30 | Clarion Co., Ltd. | Code generation control device |
| US6631390B1 (en) | 2000-03-06 | 2003-10-07 | Koninklijke Philips Electronics N.V. | Method and apparatus for generating random numbers using flip-flop meta-stability |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1532396A (fr) * | 1967-05-12 | 1968-07-12 | Lignes Telegraph Telephon | Appareillages électroniques destinés à la génération de séquences pseudo-aléatoires de signaux à quatre niveaux |
| US4023026A (en) * | 1975-12-15 | 1977-05-10 | International Telephone And Telegraph Corporation | Pseudo-random coder with improved near range rejection |
| US4531022A (en) * | 1983-01-13 | 1985-07-23 | International Standard Electric Corporation | Device for generating binary digit pseudo-random sequences |
| JPS60176322A (ja) * | 1984-02-22 | 1985-09-10 | Omron Tateisi Electronics Co | Ｍ系列符号発生器 |
| JPS61163088A (ja) * | 1985-01-14 | 1986-07-23 | Ishikawajima Harima Heavy Ind Co Ltd | 船倉内荷役装置 |
| US4785410A (en) * | 1985-06-05 | 1988-11-15 | Clarion Co., Ltd. | Maximum length shift register sequences generator |
| US4864525A (en) * | 1986-07-11 | 1989-09-05 | Clarion Co., Ltd. | Maximum length shift register sequence generator |
-
1986
- 1986-09-25 JP JP61227356A patent/JP2577894B2/ja not_active Expired - Lifetime
-
1987
- 1987-09-16 US US07/097,799 patent/US4912666A/en not_active Expired - Fee Related
- 1987-09-22 GB GB8722267A patent/GB2197163B/en not_active Expired - Lifetime
- 1987-09-24 FR FR878713222A patent/FR2604577B1/fr not_active Expired - Lifetime
- 1987-09-25 DE DE3732432A patent/DE3732432C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB8722267D0 (en) | 1987-10-28 |
| GB2197163A (en) | 1988-05-11 |
| JPS6382014A (ja) | 1988-04-12 |
| FR2604577B1 (fr) | 1992-01-24 |
| DE3732432C2 (de) | 1994-09-08 |
| GB2197163B (en) | 1990-08-29 |
| DE3732432A1 (de) | 1988-04-07 |
| FR2604577A1 (fr) | 1988-04-01 |
| US4912666A (en) | 1990-03-27 |
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