JPH11177639A - データ伝送装置 - Google Patents
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Abstract
を提供すること。 【解決手段】データ伝送装置は、複数の2進データを入
力して電源電圧、接地電圧、又は電源電圧と接地電圧と
の中間電圧に対応するロジックレベルを有する出力デー
タを生成するデコーダ部(51)と、デコーダ部(5
1)からの出力データを入力し、3ロジックデータを生
成する3ロジックデータ生成部(53)と、3ロジック
データ生成部から出力される3ロジックデータを入力
し、2進データ組を生成するデータ検出部(55)と、
データ検出部(55)からの2進データ組を2進データ
に復元するエンコーダ部(57)とを備える。
Description
し、詳しくは、クロック速度を増加させることなくデー
タの伝送効率を増大させるデータ伝送装置に関する。
タのレベルを0(low)〜5(high)に設定して一度にロー
データとハイデータの2進データを伝送するようにして
いる。通常、コンピューターの動作速度を決定するのは
クロック信号である。この理由により、コンピューター
設計者は一層速いクロック信号を求めてコンピューター
の動作速度を向上させるための努力を注いでいる。同理
由により、CMOSトランジスタのロジックはデータプ
ロセッシングシステムの製造に係る重要な技術になって
いる。
損失を提供するが、更に効率よく動作させるためには低
いバイアスレベルが要求される。これに対して、バイポ
ーラトランジスタはCMOSトランジスタより多く電力
を消費する。そして、CMOSトランジスタが電圧に依
存する反面、バイポーラトランジスタはドライブ回路か
ら印加される電流に依存する。一般に、CMOSトラン
ジスタの動作は素子をターンオンさせるための電圧、つ
まりしきい電圧に依存する。このようなしきい電圧は通
常、CMOSからのクロックのスイング(swing)電圧に
より決定される。このようなスイング電圧はどれほど速
く一クロック信号から次クロック信号に変換できるのか
を決定するものであり、クロック信号の低レベルから高
レベルに変換する上昇時間により決定される。フル(ful
l)スイング電圧信号はロー電圧スイング信号よりも電力
を多く消費する。更に、フルスイング電圧信号はノイズ
を誘発し、このノイズは電圧スイングの程度に比例す
る。更に、フルスイング電圧はクロックパルスの幅の歪
曲を招く。このため、低電圧レベルでより一層高い周波
数を提供するクロック発生回路が要求されている。
送装置を説明する。図1は従来技術のCMOSトランジ
スタの回路的構成図である。図1に示すように、入力電
圧(Vin)がVtp+VDD(Vtp<0)より大きい場合に
はPMOSトランジスタ(PM)はオフ状態になり、N
MOSトランジスタ(NM)は飽和(saturation)状態に
なる。ここで、VtpはPMOSトランジスタ(PM)の
しきい電圧を意味する。よって、NMOSトランジスタ
のみがターンオンされ、出力(output)は接地電圧
(VSS)となる。そして、入力電圧(Vin)がしきい電
圧(VT )より小さい場合にはNMOSトランジスタは
オフ状態になり、PMOSトランジスタは飽和状態にな
る。これにより、PMOSトランジスタのみがターンオ
ンされ、出力は電源電圧(VDD)となる。一方、入力電
圧(V in)がNMOSトランジスタのしきい電圧
(Vtn)より大きく且つVtp+VDDより小さい場合には
PMOS及びNMOSトランジスタが全て不飽和(nonsa
turation)状態になり、同じ電流が流れる地点で電圧が
決定される。
出力はローレベルとなり、入力電圧がローレベルであれ
ば出力がハイレベルとなるため、2進データの伝送が可
能になる。
れは米国特許第5、539、333号に開示されている
LVDS(Low Voltage Differential clock Signal) の
回路図である。
eceiver)回路との間のインタコネクション(interconnec
tion) を説明するための図である。ドライバ回路は、デ
ィファレンシァルクロック信号であるIN1とIN2を
入力した後、これをレシーバ回路へ伝送するための適当
な信号に処理する。すなわち、ドライバ回路は、ディフ
ァレンシァルクロック信号(IN1、IN2)を入力
し、データプロセッシングシステム内の別の回路が使用
可能となるようにディファレンシァルクロック信号を低
電圧ディファレンシァル信号に変換した後、出力端(O
UT1、OUT2)を経てレシーバ回路へ伝送する。こ
こで、ドライバ回路及びレシーバ回路は全てCMOS技
術にて具現する。
路とレシーバ回路との間の伝送ライン2のキャパシタン
スとインダクタンスをマッチング(matching)させるため
のものである。レシーバ回路は、ドライバ回路から変換
されて出力される低電圧ディファレンシァル信号を入力
し、別の回路(図示せず)で使用可能な多種の周波数に
変換する。
タ伝送時に伝送ライン2間の電圧差が大きい場合、RC
時定数により遅延時間(delay time)が発生して、2つの
電圧の差を利用して差動増幅器により電圧が復元され
る。
図であり、1.1Vを基準として約1V程度の差を有す
る信号を送ることが判る。一方、図4はこのデータ伝送
装置を液晶表示装置に適用した一実施形態を示す図であ
る。
くLCDパネル41と、LCDパネル41の周辺に構成
されたソースドライバ43及びゲートドライバ45とか
ら構成される。そして、液晶表示装置は、ソースドライ
バ43及びゲートドライバ45を制御するコントローラ
47をも含む。
コントロール信号を伝送し、ソースドライバ43にはコ
ントロール信号と、各々の映像信号(R、G、B)当た
り6ビット乃至8ビットのデータを伝送する。すなわ
ち、各映像信号が6ビットの場合には全部で18ビット
がソースドライバ43へ出力され、8ビットの場合には
全部で24ビットが出力される。
イバ43へR、G、Bデータが伝送されるが、解像度が
高くなればなるほど、一度に2チャネルずつR、G、B
データを伝送する場合が発生する。一度に2チャネルず
つR、G、Bデータを伝送すると、コントローラ47か
らソースドライバ43へデータを伝送するために必要な
伝送ラインの数は最小36ラインから最大48ラインに
なる。
従来のデータ伝送装置は以下の問題点があった。 (1) CMOSを使用してデータの伝送速度を高める
と、データ伝送による電力消費の増加及びEMI(Elect
ro Magnetic Interface)の増加をもたらす。このため、
CMOSの処理速度によりデータの伝送速度を高めるに
は限界があった。
伝送のために2本の伝送ラインを使用し、データの伝送
効率を高めるためには一般的なCMOSの動作クロック
速度よりも速く動作しなければならない。更に、既存の
他のCMOSインタフェースとの互換性を有していな
い。このため、速く動作する信号を受信するためには内
部的に速く動作するクロック信号生成するための付加的
なPLL(Phase Lock Loop)が必要であり、回路構成が
複雑となる。
ンの数が増加し、多数の伝送ラインにより信号の歪曲が
発生することがある。本発明は上記の問題点を解決する
ためになされたものであり、その目的とするところは、
データの伝送効率を大幅に向上させるに適したデータ伝
送装置を提供することにある。
めに請求項1に記載のデータ伝送装置は、複数の2進デ
ータを入力して、電源電圧、接地電圧、又は電源電圧と
接地電圧との中間電圧に対応するロジックレベルを有す
る出力データを生成するデコーダ部と、デコーダ部から
の出力データを入力し、3ロジックデータを生成する3
ロジックデータ生成部と、前記3ロジックデータ生成部
から出力される3ロジックデータを入力し、2進データ
組を生成するデータ検出部と、前記データ検出部からの
前記2進データ組を2進データに復元するエンコーダ部
とを備えることを要旨とする。
データ伝送装置において、前記3ロジックデータ生成部
は、ソースが電源電圧に連結され、デコーダ部からの電
源電圧に対応する出力データ信号によって導通制御され
るPMOSトランジスタ(PM1)と、ソースが中間電
圧端に連結され、ドレインが前記PMOSトランジスタ
(PM1)のドレインに共通接続され、デコーダ部から
の中間電圧に対応する出力データ信号によって導通制御
されるNMOSトランジスタ(NM1)と、ドレインが
接地電圧端に連結され、ソースが前記PMOSトランジ
スタ(PM1)のドレインに共通接続され、デコーダ部
からの接地電圧に対応する出力データ信号によって導通
制御されるNMOSトランジスタ(NM2)とを備える
ことを要旨とする。
データ伝送装置において、前記エンコーダ部は、前記3
ロジックデータ検出部からの2進データ組を入力し、そ
の2進データ組に基づいて3ロジックデータの伝送状態
を検出するステート端子を有することを要旨とする。
添付図面に基づき説明する。まず、本発明はデータのレ
ベルを3つにして伝送効率を向上するようにしており、
3つの2進データを表現可能な組み合わせの数は8、2
つの3進データが表現可能な組み合わせの数は9なの
で、3つの2進データを2つの3進データに変換するこ
とが可能である(図10参照)。すなわち、2進データ
を3ロジックデータに変更することにより、データの伝
送効率をほぼ50%位アップさせることができる。
ータが有し得る組み合わせの数は8、且つ2つの3進デ
ータが有し得る組み合わせの数が9なので、これら間に
は順に従って組合せをした際9個の組合せが作られる
(この際、手順が非順次の場合には9 C8 =9!=36
2,880個である) 図5は本発明のデータ伝送装置の構成ブロック図であ
る。データ伝送装置は、デコーダ部51、3ロジックデ
ータ生成部53、3ロジックデータ検出部55及びエン
コーダ部57を備える。デコーダ部51は、3つの2進
データ(A、B、C)を入力して出力データt1L、t
1C、t1H、t2L、t2C、t2Hを生成する。3
ロジックデータ生成部53は、デコーダ部51からの出
力データを入力し、3ロジックデータを生成する。3ロ
ジックデータ検出部55は、3ロジックデータを検出し
て出力データOUTt1、OUTt2を出力する。エン
コーダ部57は、3ロジックデータ検出部55からの出
力データを入力し、本来の2進データに変換する。
すように、電源電圧(VDD)の伝送のためのPMOS
(PM1)と、VDD/2の伝送のためのNMOS(NM
1)と、接地電圧(VSS)の伝送のためのNMOS(N
M2)とから構成される。
Sトランジスタ(PM1)とNMOSトランジスタ(N
M1)がオフ状態となうように、PMOSトランジスタ
(PM1)のゲート入力信号とNMOSトランジスタ
(NM1)のゲート入力信号はそれぞれハイ(H)、ロ
ー(L)に設定される。そして、NMOSトランジスタ
(NM2)は飽和状態(saturation)であり且つ接地電圧
を出力端に送るように、そのゲート入力信号はロー
(L)に設定される。同様にして、VDD/2の電圧を出
力するためにはNMOS(NM1)のみが飽和状態とな
り、残りのPMOS(PM1)及びNMOS(NM2)
はオフ状態となるように、それぞれのゲート入力信号は
H、H、Lに設定される。又、VDDの電圧を出力するた
めにはPMOSのみが飽和状態となり、残りのNMOS
(NM1、NM2)はオフ状態となるように、各ゲート
入力信号はL、L、Lに設定される。
が3ロジックデータに変換して出力すると3ロジックデ
ータ検出部55はOUTt1、OUTt2に出力する。
3ロジックデータ検出部55の構成は次の通りである。
クデータ検出部55の回路図である。同図に示すよう
に、本発明に係る3ロジックデータ検出部55は2つの
インバータ(INT1、INT2)から構成されるが、
各インバータを構成しているPMOS及びNMOSのサ
イズの比を互いに異なるように設計されている。
T2)のうち、PMOSトランジスタがNMOSトラン
ジスタより大きなインバータである場合には、入力電圧
が2.5Vより小さい電圧の時に出力が変わり、NMO
SトランジスタがPMOSトランジスタより大きな場合
には2.5Vより大きい電圧の時に出力値が変わるよう
になる。例えば、入力が0〜1V程度の場合には2つの
インバータ(INT1、INT2)の出力は共にハイ
(H)であり、入力が2〜3V程度の場合にはPMOS
トランジスタがNMOSトランジスタより大きなインバ
ータ(INT1)はロー(L)を、且つNMOSトラン
ジスタがPMOSトランジスタより大きなインバータ
(INT2)はハイ(H)を出力する。又、入力が4〜
5V程度の場合には2つのインバータ(INT1、IN
T2)の出力は共にロー(L)である。結果的に、入力
値の状態に基づいて3つの状態を検出することが可能で
ある。このように、入力状態に基づく出力値を図8のテ
ーブル図に示した。
の回路図であり、図10のテーブルに従って3ロジック
データ生成部53に出力データを出力する。本発明のデ
コーダ部51は、図9に示すように、入力端(inA、
inB、inC)に分岐接続され、入力信号を反転させ
るインバータ(INT3、INT4、INT5)と、入
力信号及びインバータの出力信号を選択的に組合せて入
力信号のレベルを変換するレベル変換部51aと、レベ
ル変換部51aの出力を選択的に組合せて、変換データ
を3ロジックデータ生成部53へ出力するレベル出力部
51bとから構成される。
ら構成される。8つの論理ゲートは3つの入力信号の組
み合わせに対応している。8つの論理ゲートのうち第1
論理ゲートには3つの入力信号(A、B、C)が入力さ
れ、第2論理ゲートにはA、B信号、Cの反転信号が入
力される。第3論理ゲートにはA、C信号、Bの反転信
号が入力され、第4論理ゲートにはA信号、B、Cの反
転信号が入力される。第5論理ゲートにはAの反転信
号、B、C信号が入力され、第6論理ゲートにはA、C
の反転信号、B信号が入力される。第7論理ゲートには
A、Bの反転信号、C信号が入力され、第8論理ゲート
にはA、B、Cの反転信号が入力される。
ら構成される。第1論理ゲート(NAND9)にはレベ
ル変換部51aの第6、第7、第8論理ゲートの出力信
号が入力され、第2論理ゲート(NAND10)にはレ
ベル変換部51aの第3、第4、第5論理ゲートの出力
信号が入力される。第3論理ゲート(NAND11)に
は第1、第2論理ゲートの出力信号が入力され、第4論
理ゲート(NAND12)には第2、第5、第8論理ゲ
ートの出力信号が入力される。第5論理ゲート(NAN
D13)には第1、第4、第7論理ゲートの出力信号が
入力され、第6論理ゲート(NAND14)には第3、
第6論理ゲートの出力信号が入力される。
ND12)はローレベルの信号t1L、t2Lを出力
し、第2、第5論理ゲート(NAND10、NAND1
3)は中間レベルの信号t1C、t2Cを出力する。そ
して、第3、第6論理ゲート(NAND11、NAND
14)はハイレベルの信号t1H、t2Hを出力する。
又、第3、第6論理ゲート(NAND11、NAND1
4)の出力端にはインバータ(INT6、INT7)が
それぞれ接続される。
は、3つの2進データを入力し、次段の3ロジック生成
部で3ロジックデータを形成できるようにその3つの2
進データを変換して出力する。3ロジックデータ生成部
53は、デコーダ部51から出力される出力データt1
L、t1C、t1H、t2L、t2C、t2Hを入力
し、3ロジックデータ(H、C、L)を生成して次段の
3ロジックデータ検出部55へ出力する。3ロジックデ
ータ検出部55は、3ロジックデータ生成部53から出
力される3ロジックデータ(H、C、L)を図8に示す
ようなテーブルに従って2進データ組(t11、t1
2、t21、t22)を生成し、次段のエンコーダ部5
7に出力する。
図11に示すように、本発明のエンコーダ部57は、3
ロジックデータ検出部55から出力される2進データ組
を反転させるインバータ部57aと、3ロジックデータ
検出部55の出力及びインバータ部57aの出力を選択
的に組合せて出力するデータ変換部57bと、データ変
換部57bの出力を選択的に組合せて2進データを出力
するデータ出力部57cとから構成される。
3ロジックデータ検出部55の出力が全て「0」である
場合に、伝送エラーと判定してエラーを検出する部分で
ある。すなわち、3ロジックデータ検出部55の出力が
全て「0」である場合は、3ロジックデータ生成部53
から伝送されてきたデータがHHなので、ステート端子
からエラー検出信号が出力される。このように、エンコ
ーダ部57は、3ロジックデータ生成部53から2進デ
ータ(L又はH)が出力された場合に2進データ(H又
はL)を出力する。結果的に、エンコーダ部57は2進
データと3ロジックデータ検出部55からの3ロジック
データとを全部入力可能なので、既存回路との互換性を
高め得る。
た一実施形態を添付図面に基づき説明する。図12は本
発明のデータ伝送装置を用いた液晶表示装置の構成図で
ある。
ントローラ47からソースドライバ43にデータを伝送
するための伝送ラインの数が著しく減少されている。本
発明のデータ伝送装置によれば、ラインの数が1/3程
度減少されているので、一度に2つのチャネルずつR、
G、Bデータを伝送する場合であっても、最小24ライ
ンから最大32ラインのみが必要になる。
置を用いた液晶表示装置によって、コントローラ47か
らソースドライバ43へデータを伝送するためのデータ
伝送ラインの数が、従来に比べて1/3程度減少してい
る。この伝送ラインの数が減少することにより、コント
ローラ47のピン数及びソースドライバ43の入力ピン
数を減少することができる。
タを電源電圧レベル、接地電圧レベル、又は電源電圧と
接地電圧との中間レベルを有する3ロジックデータに変
換することにより、データ伝送時に必要となる伝送ライ
ン数を減少することができ、よって、データの伝送効率
がアップする。
ステートピンを構成してデータの伝送状態を検出するこ
とにより、データ伝送によるエラーの可否を判断するこ
とができる。
l clock Signal)の回路図。
を説明するための構成図。
ク図。
部の構成図。
部の構成図。
成図。
的構成図。
態の液晶表示装置のブロック図。
Claims (3)
- 【請求項1】 複数の2進データを入力して、電源電
圧、接地電圧、又は電源電圧と接地電圧との中間電圧に
対応するロジックレベルを有する出力データを生成する
デコーダ部と、 前記デコーダ部からの出力データを入力し、3ロジック
データを生成する3ロジックデータ生成部と、 前記3ロジックデータ生成部から出力される3ロジック
データを入力し、2進データ組を生成するデータ検出部
と、 データ検出部からの前記2進データ組を2進データに復
元するエンコーダ部と、を備えることを特徴とするデー
タ伝送装置。 - 【請求項2】 前記3ロジックデータ生成部は、 ソースが電源電圧に連結され、デコーダ部からの電源電
圧に対応する出力データ信号によって導通制御されるP
MOSトランジスタ(PM1)と、 ソースが中間電圧端に連結され、ドレインが前記PMO
Sトランジスタ(PM1)のドレインに共通接続され、
デコーダ部からの中間電圧に対応する出力データ信号に
よって導通制御されるNMOSトランジスタ(NM1)
と、 ドレインが接地電圧端に連結され、ソースが前記PMO
Sトランジスタ(PM1)のドレインに共通接続され、
デコーダ部からの接地電圧に対応する出力データ信号に
よって導通制御されるNMOSトランジスタ(NM2)
と、を備えることを特徴とする請求項1記載のデータ伝
送装置。 - 【請求項3】 前記エンコーダ部は、前記3ロジック
データ検出部からの2進データ組を入力し、その2進デ
ータ組に基づいて3ロジックデータの伝送状態を検出す
るステート端子を有することを特徴とする請求項1記載
のデータ伝送装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR56081/1997 | 1997-10-29 | ||
KR1019970056081A KR100282441B1 (ko) | 1997-10-29 | 1997-10-29 | 데이터 전송장치 |
Publications (2)
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