JPH11177639A - データ伝送装置 - Google Patents

データ伝送装置

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JPH11177639A
JPH11177639A JP10275519A JP27551998A JPH11177639A JP H11177639 A JPH11177639 A JP H11177639A JP 10275519 A JP10275519 A JP 10275519A JP 27551998 A JP27551998 A JP 27551998A JP H11177639 A JPH11177639 A JP H11177639A
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Abstract

(57)【要約】 【課題】データの伝送効率が向上されたデータ伝送装置
を提供すること。 【解決手段】データ伝送装置は、複数の２進データを入
力して電源電圧、接地電圧、又は電源電圧と接地電圧と
の中間電圧に対応するロジックレベルを有する出力デー
タを生成するデコーダ部（５１）と、デコーダ部（５
１）からの出力データを入力し、３ロジックデータを生
成する３ロジックデータ生成部（５３）と、３ロジック
データ生成部から出力される３ロジックデータを入力
し、２進データ組を生成するデータ検出部（５５）と、
データ検出部（５５）からの２進データ組を２進データ
に復元するエンコーダ部（５７）とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ伝送に関
し、詳しくは、クロック速度を増加させることなくデー
タの伝送効率を増大させるデータ伝送装置に関する。
【０００２】
【従来の技術】一般なデータ伝送方式においては、デー
タのレベルを０（low)〜５(high)に設定して一度にロー
データとハイデータの２進データを伝送するようにして
いる。通常、コンピューターの動作速度を決定するのは
クロック信号である。この理由により、コンピューター
設計者は一層速いクロック信号を求めてコンピューター
の動作速度を向上させるための努力を注いでいる。同理
由により、ＣＭＯＳトランジスタのロジックはデータプ
ロセッシングシステムの製造に係る重要な技術になって
いる。
【０００３】この種のＣＭＯＳトランジスタは低い電力
損失を提供するが、更に効率よく動作させるためには低
いバイアスレベルが要求される。これに対して、バイポ
ーラトランジスタはＣＭＯＳトランジスタより多く電力
を消費する。そして、ＣＭＯＳトランジスタが電圧に依
存する反面、バイポーラトランジスタはドライブ回路か
ら印加される電流に依存する。一般に、ＣＭＯＳトラン
ジスタの動作は素子をターンオンさせるための電圧、つ
まりしきい電圧に依存する。このようなしきい電圧は通
常、ＣＭＯＳからのクロックのスイング(swing)電圧に
より決定される。このようなスイング電圧はどれほど速
く一クロック信号から次クロック信号に変換できるのか
を決定するものであり、クロック信号の低レベルから高
レベルに変換する上昇時間により決定される。フル(ful
l)スイング電圧信号はロー電圧スイング信号よりも電力
を多く消費する。更に、フルスイング電圧信号はノイズ
を誘発し、このノイズは電圧スイングの程度に比例す
る。更に、フルスイング電圧はクロックパルスの幅の歪
曲を招く。このため、低電圧レベルでより一層高い周波
数を提供するクロック発生回路が要求されている。
【０００４】以下、添付図面を参照して従来のデータ伝
送装置を説明する。図１は従来技術のＣＭＯＳトランジ
スタの回路的構成図である。図１に示すように、入力電
圧（Ｖin）がＶtp＋ＶDD（Ｖtp＜０）より大きい場合に
はＰＭＯＳトランジスタ（ＰＭ）はオフ状態になり、Ｎ
ＭＯＳトランジスタ（ＮＭ）は飽和(saturation)状態に
なる。ここで、ＶtpはＰＭＯＳトランジスタ（ＰＭ）の
しきい電圧を意味する。よって、ＮＭＯＳトランジスタ
のみがターンオンされ、出力(output)は接地電圧
（ＶSS）となる。そして、入力電圧（Ｖin）がしきい電
圧（ＶT ）より小さい場合にはＮＭＯＳトランジスタは
オフ状態になり、ＰＭＯＳトランジスタは飽和状態にな
る。これにより、ＰＭＯＳトランジスタのみがターンオ
ンされ、出力は電源電圧（ＶDD）となる。一方、入力電
圧（Ｖ in）がＮＭＯＳトランジスタのしきい電圧
（Ｖtn）より大きく且つＶtp＋ＶDDより小さい場合には
ＰＭＯＳ及びＮＭＯＳトランジスタが全て不飽和(nonsa
turation)状態になり、同じ電流が流れる地点で電圧が
決定される。
【０００５】結果的に、入力電圧がハイレベルであれば
出力はローレベルとなり、入力電圧がローレベルであれ
ば出力がハイレベルとなるため、２進データの伝送が可
能になる。
【０００６】図２は従来技術の他の実施形態であり、こ
れは米国特許第５、５３９、３３３号に開示されている
ＬＶＤＳ(Low Voltage Differential clock Signal) の
回路図である。
【０００７】図２はドライバ(driver)回路とレシーバ(r
eceiver)回路との間のインタコネクション(interconnec
tion) を説明するための図である。ドライバ回路は、デ
ィファレンシァルクロック信号であるＩＮ１とＩＮ２を
入力した後、これをレシーバ回路へ伝送するための適当
な信号に処理する。すなわち、ドライバ回路は、ディフ
ァレンシァルクロック信号（ＩＮ１、ＩＮ２）を入力
し、データプロセッシングシステム内の別の回路が使用
可能となるようにディファレンシァルクロック信号を低
電圧ディファレンシァル信号に変換した後、出力端（Ｏ
ＵＴ１、ＯＵＴ２）を経てレシーバ回路へ伝送する。こ
こで、ドライバ回路及びレシーバ回路は全てＣＭＯＳ技
術にて具現する。
【０００８】レシーバ回路の抵抗（ＲT ）はドライバ回
路とレシーバ回路との間の伝送ライン２のキャパシタン
スとインダクタンスをマッチング(matching)させるため
のものである。レシーバ回路は、ドライバ回路から変換
されて出力される低電圧ディファレンシァル信号を入力
し、別の回路（図示せず）で使用可能な多種の周波数に
変換する。
【０００９】このような従来のデータ伝送装置は、デー
タ伝送時に伝送ライン２間の電圧差が大きい場合、ＲＣ
時定数により遅延時間(delay time)が発生して、２つの
電圧の差を利用して差動増幅器により電圧が復元され
る。
【００１０】図３は図２に係る２つの伝送データの波形
図であり、１．１Ｖを基準として約１Ｖ程度の差を有す
る信号を送ることが判る。一方、図４はこのデータ伝送
装置を液晶表示装置に適用した一実施形態を示す図であ
る。
【００１１】同図に示すように、液晶表示装置は、大き
くＬＣＤパネル４１と、ＬＣＤパネル４１の周辺に構成
されたソースドライバ４３及びゲートドライバ４５とか
ら構成される。そして、液晶表示装置は、ソースドライ
バ４３及びゲートドライバ４５を制御するコントローラ
４７をも含む。
【００１２】コントローラ４７はゲートドライバ４５へ
コントロール信号を伝送し、ソースドライバ４３にはコ
ントロール信号と、各々の映像信号（Ｒ、Ｇ、Ｂ）当た
り６ビット乃至８ビットのデータを伝送する。すなわ
ち、各映像信号が６ビットの場合には全部で１８ビット
がソースドライバ４３へ出力され、８ビットの場合には
全部で２４ビットが出力される。
【００１３】一般に、コントローラ４７からソースドラ
イバ４３へＲ、Ｇ、Ｂデータが伝送されるが、解像度が
高くなればなるほど、一度に２チャネルずつＲ、Ｇ、Ｂ
データを伝送する場合が発生する。一度に２チャネルず
つＲ、Ｇ、Ｂデータを伝送すると、コントローラ４７か
らソースドライバ４３へデータを伝送するために必要な
伝送ラインの数は最小３６ラインから最大４８ラインに
なる。
【００１４】
【発明が解決しようとする課題】しかし、上記のような
従来のデータ伝送装置は以下の問題点があった。 （１） ＣＭＯＳを使用してデータの伝送速度を高める
と、データ伝送による電力消費の増加及びＥＭＩ(Elect
ro Magnetic Interface)の増加をもたらす。このため、
ＣＭＯＳの処理速度によりデータの伝送速度を高めるに
は限界があった。
【００１５】（２） ＬＶＤＳを用いる場合は、データ
伝送のために２本の伝送ラインを使用し、データの伝送
効率を高めるためには一般的なＣＭＯＳの動作クロック
速度よりも速く動作しなければならない。更に、既存の
他のＣＭＯＳインタフェースとの互換性を有していな
い。このため、速く動作する信号を受信するためには内
部的に速く動作するクロック信号生成するための付加的
なＰＬＬ(Phase Lock Loop)が必要であり、回路構成が
複雑となる。
【００１６】（３） ＬＣＤに適用する場合に伝送ライ
ンの数が増加し、多数の伝送ラインにより信号の歪曲が
発生することがある。本発明は上記の問題点を解決する
ためになされたものであり、その目的とするところは、
データの伝送効率を大幅に向上させるに適したデータ伝
送装置を提供することにある。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
めに請求項１に記載のデータ伝送装置は、複数の２進デ
ータを入力して、電源電圧、接地電圧、又は電源電圧と
接地電圧との中間電圧に対応するロジックレベルを有す
る出力データを生成するデコーダ部と、デコーダ部から
の出力データを入力し、３ロジックデータを生成する３
ロジックデータ生成部と、前記３ロジックデータ生成部
から出力される３ロジックデータを入力し、２進データ
組を生成するデータ検出部と、前記データ検出部からの
前記２進データ組を２進データに復元するエンコーダ部
とを備えることを要旨とする。
【００１８】請求項２に記載の発明は、請求項１記載の
データ伝送装置において、前記３ロジックデータ生成部
は、ソースが電源電圧に連結され、デコーダ部からの電
源電圧に対応する出力データ信号によって導通制御され
るＰＭＯＳトランジスタ（ＰＭ１）と、ソースが中間電
圧端に連結され、ドレインが前記ＰＭＯＳトランジスタ
（ＰＭ１）のドレインに共通接続され、デコーダ部から
の中間電圧に対応する出力データ信号によって導通制御
されるＮＭＯＳトランジスタ（ＮＭ１）と、ドレインが
接地電圧端に連結され、ソースが前記ＰＭＯＳトランジ
スタ（ＰＭ１）のドレインに共通接続され、デコーダ部
からの接地電圧に対応する出力データ信号によって導通
制御されるＮＭＯＳトランジスタ（ＮＭ２）とを備える
ことを要旨とする。
【００１９】請求項３に記載の発明は、請求項１記載の
データ伝送装置において、前記エンコーダ部は、前記３
ロジックデータ検出部からの２進データ組を入力し、そ
の２進データ組に基づいて３ロジックデータの伝送状態
を検出するステート端子を有することを要旨とする。
【００２０】
【発明の実施の形態】以下、本発明のデータ伝送装置を
添付図面に基づき説明する。まず、本発明はデータのレ
ベルを３つにして伝送効率を向上するようにしており、
３つの２進データを表現可能な組み合わせの数は８、２
つの３進データが表現可能な組み合わせの数は９なの
で、３つの２進データを２つの３進データに変換するこ
とが可能である（図１０参照）。すなわち、２進データ
を３ロジックデータに変更することにより、データの伝
送効率をほぼ５０％位アップさせることができる。
【００２１】データを変換するためには、３つの２進デ
ータが有し得る組み合わせの数は８、且つ２つの３進デ
ータが有し得る組み合わせの数が９なので、これら間に
は順に従って組合せをした際９個の組合せが作られる
（この際、手順が非順次の場合には9 Ｃ8 ＝９！＝３６
２，８８０個である） 図５は本発明のデータ伝送装置の構成ブロック図であ
る。データ伝送装置は、デコーダ部５１、３ロジックデ
ータ生成部５３、３ロジックデータ検出部５５及びエン
コーダ部５７を備える。デコーダ部５１は、３つの２進
データ（Ａ、Ｂ、Ｃ）を入力して出力データｔ１Ｌ、ｔ
１Ｃ、ｔ１Ｈ、ｔ２Ｌ、ｔ２Ｃ、ｔ２Ｈを生成する。３
ロジックデータ生成部５３は、デコーダ部５１からの出
力データを入力し、３ロジックデータを生成する。３ロ
ジックデータ検出部５５は、３ロジックデータを検出し
て出力データＯＵＴｔ１、ＯＵＴｔ２を出力する。エン
コーダ部５７は、３ロジックデータ検出部５５からの出
力データを入力し、本来の２進データに変換する。
【００２２】３ロジックデータ生成部５３は、図６に示
すように、電源電圧（ＶDD）の伝送のためのＰＭＯＳ
（ＰＭ１）と、ＶDD／２の伝送のためのＮＭＯＳ（ＮＭ
１）と、接地電圧（ＶSS）の伝送のためのＮＭＯＳ（Ｎ
Ｍ２）とから構成される。
【００２３】まず、接地電圧を出力するためにはＰＭＯ
Ｓトランジスタ（ＰＭ１）とＮＭＯＳトランジスタ（Ｎ
Ｍ１）がオフ状態となうように、ＰＭＯＳトランジスタ
（ＰＭ１）のゲート入力信号とＮＭＯＳトランジスタ
（ＮＭ１）のゲート入力信号はそれぞれハイ（Ｈ）、ロ
ー（Ｌ）に設定される。そして、ＮＭＯＳトランジスタ
（ＮＭ２）は飽和状態(saturation)であり且つ接地電圧
を出力端に送るように、そのゲート入力信号はロー
（Ｌ）に設定される。同様にして、ＶDD／２の電圧を出
力するためにはＮＭＯＳ（ＮＭ１）のみが飽和状態とな
り、残りのＰＭＯＳ（ＰＭ１）及びＮＭＯＳ（ＮＭ２）
はオフ状態となるように、それぞれのゲート入力信号は
Ｈ、Ｈ、Ｌに設定される。又、ＶDDの電圧を出力するた
めにはＰＭＯＳのみが飽和状態となり、残りのＮＭＯＳ
（ＮＭ１、ＮＭ２）はオフ状態となるように、各ゲート
入力信号はＬ、Ｌ、Ｌに設定される。
【００２４】このように、３ロジックデータ生成部５３
が３ロジックデータに変換して出力すると３ロジックデ
ータ検出部５５はＯＵＴｔ１、ＯＵＴｔ２に出力する。
３ロジックデータ検出部５５の構成は次の通りである。
【００２５】図７は本発明のデータ伝送装置の３ロジッ
クデータ検出部５５の回路図である。同図に示すよう
に、本発明に係る３ロジックデータ検出部５５は２つの
インバータ（ＩＮＴ１、ＩＮＴ２）から構成されるが、
各インバータを構成しているＰＭＯＳ及びＮＭＯＳのサ
イズの比を互いに異なるように設計されている。
【００２６】もし、２つのインバータ（ＩＮＴ１、ＩＮ
Ｔ２）のうち、ＰＭＯＳトランジスタがＮＭＯＳトラン
ジスタより大きなインバータである場合には、入力電圧
が２．５Ｖより小さい電圧の時に出力が変わり、ＮＭＯ
ＳトランジスタがＰＭＯＳトランジスタより大きな場合
には２．５Ｖより大きい電圧の時に出力値が変わるよう
になる。例えば、入力が０〜１Ｖ程度の場合には２つの
インバータ（ＩＮＴ１、ＩＮＴ２）の出力は共にハイ
（Ｈ）であり、入力が２〜３Ｖ程度の場合にはＰＭＯＳ
トランジスタがＮＭＯＳトランジスタより大きなインバ
ータ（ＩＮＴ１）はロー（Ｌ）を、且つＮＭＯＳトラン
ジスタがＰＭＯＳトランジスタより大きなインバータ
（ＩＮＴ２）はハイ（Ｈ）を出力する。又、入力が４〜
５Ｖ程度の場合には２つのインバータ（ＩＮＴ１、ＩＮ
Ｔ２）の出力は共にロー（Ｌ）である。結果的に、入力
値の状態に基づいて３つの状態を検出することが可能で
ある。このように、入力状態に基づく出力値を図８のテ
ーブル図に示した。
【００２７】一方、図９は本発明に係るデコーダ部５１
の回路図であり、図１０のテーブルに従って３ロジック
データ生成部５３に出力データを出力する。本発明のデ
コーダ部５１は、図９に示すように、入力端（ｉｎＡ、
ｉｎＢ、ｉｎＣ）に分岐接続され、入力信号を反転させ
るインバータ（ＩＮＴ３、ＩＮＴ４、ＩＮＴ５）と、入
力信号及びインバータの出力信号を選択的に組合せて入
力信号のレベルを変換するレベル変換部５１ａと、レベ
ル変換部５１ａの出力を選択的に組合せて、変換データ
を３ロジックデータ生成部５３へ出力するレベル出力部
５１ｂとから構成される。
【００２８】レベル変換部５１ａは８つの論理ゲートか
ら構成される。８つの論理ゲートは３つの入力信号の組
み合わせに対応している。８つの論理ゲートのうち第１
論理ゲートには３つの入力信号（Ａ、Ｂ、Ｃ）が入力さ
れ、第２論理ゲートにはＡ、Ｂ信号、Ｃの反転信号が入
力される。第３論理ゲートにはＡ、Ｃ信号、Ｂの反転信
号が入力され、第４論理ゲートにはＡ信号、Ｂ、Ｃの反
転信号が入力される。第５論理ゲートにはＡの反転信
号、Ｂ、Ｃ信号が入力され、第６論理ゲートにはＡ、Ｃ
の反転信号、Ｂ信号が入力される。第７論理ゲートには
Ａ、Ｂの反転信号、Ｃ信号が入力され、第８論理ゲート
にはＡ、Ｂ、Ｃの反転信号が入力される。
【００２９】レベル出力部５１ｂは６つの論理ゲートか
ら構成される。第１論理ゲート（ＮＡＮＤ９）にはレベ
ル変換部５１ａの第６、第７、第８論理ゲートの出力信
号が入力され、第２論理ゲート（ＮＡＮＤ１０）にはレ
ベル変換部５１ａの第３、第４、第５論理ゲートの出力
信号が入力される。第３論理ゲート（ＮＡＮＤ１１）に
は第１、第２論理ゲートの出力信号が入力され、第４論
理ゲート（ＮＡＮＤ１２）には第２、第５、第８論理ゲ
ートの出力信号が入力される。第５論理ゲート（ＮＡＮ
Ｄ１３）には第１、第４、第７論理ゲートの出力信号が
入力され、第６論理ゲート（ＮＡＮＤ１４）には第３、
第６論理ゲートの出力信号が入力される。
【００３０】第１、第４論理ゲート（ＮＡＮＤ９、ＮＡ
ＮＤ１２）はローレベルの信号ｔ１Ｌ、ｔ２Ｌを出力
し、第２、第５論理ゲート（ＮＡＮＤ１０、ＮＡＮＤ１
３）は中間レベルの信号ｔ１Ｃ、ｔ２Ｃを出力する。そ
して、第３、第６論理ゲート（ＮＡＮＤ１１、ＮＡＮＤ
１４）はハイレベルの信号ｔ１Ｈ、ｔ２Ｈを出力する。
又、第３、第６論理ゲート（ＮＡＮＤ１１、ＮＡＮＤ１
４）の出力端にはインバータ（ＩＮＴ６、ＩＮＴ７）が
それぞれ接続される。
【００３１】このようにして構成されるデコーダ部５１
は、３つの２進データを入力し、次段の３ロジック生成
部で３ロジックデータを形成できるようにその３つの２
進データを変換して出力する。３ロジックデータ生成部
５３は、デコーダ部５１から出力される出力データｔ１
Ｌ、ｔ１Ｃ、ｔ１Ｈ、ｔ２Ｌ、ｔ２Ｃ、ｔ２Ｈを入力
し、３ロジックデータ（Ｈ、Ｃ、Ｌ）を生成して次段の
３ロジックデータ検出部５５へ出力する。３ロジックデ
ータ検出部５５は、３ロジックデータ生成部５３から出
力される３ロジックデータ（Ｈ、Ｃ、Ｌ）を図８に示す
ようなテーブルに従って２進データ組（ｔ１１、ｔ１
２、ｔ２１、ｔ２２）を生成し、次段のエンコーダ部５
７に出力する。
【００３２】エンコーダ部５７の構成を図１１に示す。
図１１に示すように、本発明のエンコーダ部５７は、３
ロジックデータ検出部５５から出力される２進データ組
を反転させるインバータ部５７ａと、３ロジックデータ
検出部５５の出力及びインバータ部５７ａの出力を選択
的に組合せて出力するデータ変換部５７ｂと、データ変
換部５７ｂの出力を選択的に組合せて２進データを出力
するデータ出力部５７ｃとから構成される。
【００３３】図１１に示したステート(state) 端子は、
３ロジックデータ検出部５５の出力が全て「０」である
場合に、伝送エラーと判定してエラーを検出する部分で
ある。すなわち、３ロジックデータ検出部５５の出力が
全て「０」である場合は、３ロジックデータ生成部５３
から伝送されてきたデータがＨＨなので、ステート端子
からエラー検出信号が出力される。このように、エンコ
ーダ部５７は、３ロジックデータ生成部５３から２進デ
ータ（Ｌ又はＨ）が出力された場合に２進データ（Ｈ又
はＬ）を出力する。結果的に、エンコーダ部５７は２進
データと３ロジックデータ検出部５５からの３ロジック
データとを全部入力可能なので、既存回路との互換性を
高め得る。
【００３４】上述した本発明のデータ伝送装置を適用し
た一実施形態を添付図面に基づき説明する。図１２は本
発明のデータ伝送装置を用いた液晶表示装置の構成図で
ある。
【００３５】図１２の構成は、図４の構成と比較してコ
ントローラ４７からソースドライバ４３にデータを伝送
するための伝送ラインの数が著しく減少されている。本
発明のデータ伝送装置によれば、ラインの数が１／３程
度減少されているので、一度に２つのチャネルずつＲ、
Ｇ、Ｂデータを伝送する場合であっても、最小２４ライ
ンから最大３２ラインのみが必要になる。
【００３６】同図に示すように、本発明のデータ伝送装
置を用いた液晶表示装置によって、コントローラ４７か
らソースドライバ４３へデータを伝送するためのデータ
伝送ラインの数が、従来に比べて１／３程度減少してい
る。この伝送ラインの数が減少することにより、コント
ローラ４７のピン数及びソースドライバ４３の入力ピン
数を減少することができる。
【００３７】
【発明の効果】請求項１、２の発明によれば、２進デー
タを電源電圧レベル、接地電圧レベル、又は電源電圧と
接地電圧との中間レベルを有する３ロジックデータに変
換することにより、データ伝送時に必要となる伝送ライ
ン数を減少することができ、よって、データの伝送効率
がアップする。
【００３８】請求項３の発明によれば、エンコーダ部に
ステートピンを構成してデータの伝送状態を検出するこ
とにより、データ伝送によるエラーの可否を判断するこ
とができる。
【図面の簡単な説明】
【図１】一般的なＣＭＯＳトランジスタの回路図。
【図２】従来技術のＬＶＤＳ(Low Voltage Differentia
l clock Signal)の回路図。
【図３】図２のＬＶＤＳにおける伝送データの波形図。
【図４】従来技術を液晶表示装置に適用した一実施形態
を説明するための構成図。
【図５】本発明の一実施形態のデータ伝送装置のブロッ
ク図。
【図６】図６のデータ伝送装置の３ロジックデータ生成
部の構成図。
【図７】図６のデータ伝送装置の３ロジックデータ検出
部の構成図。
【図８】図６の３ロジックデータ検出部の論理表。
【図９】図６のデータ伝送装置のデコーダ部の回路的構
成図。
【図１０】図６の３ロジックデータ生成部の論理表。
【図１１】図６のデータ伝送装置のエンコーダ部の回路
的構成図。
【図１２】本発明のデータ伝送装置を適用した一実施形
態の液晶表示装置のブロック図。
【符号の説明】
５１…デコーダ部 ５３…３ロジックデータ生成部 ５５…３ロジックデータ検出部 ５７…エンコーダ部
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｍ 5/16 Ｈ０４Ｌ 25/02 Ｓ Ｈ０４Ｌ 25/02 Ｈ０３Ｋ 19/094 Ｂ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数の２進データを入力して、電源電
    圧、接地電圧、又は電源電圧と接地電圧との中間電圧に
    対応するロジックレベルを有する出力データを生成する
    デコーダ部と、 前記デコーダ部からの出力データを入力し、３ロジック
    データを生成する３ロジックデータ生成部と、 前記３ロジックデータ生成部から出力される３ロジック
    データを入力し、２進データ組を生成するデータ検出部
    と、 データ検出部からの前記２進データ組を２進データに復
    元するエンコーダ部と、を備えることを特徴とするデー
    タ伝送装置。
  2. 【請求項２】 前記３ロジックデータ生成部は、 ソースが電源電圧に連結され、デコーダ部からの電源電
    圧に対応する出力データ信号によって導通制御されるＰ
    ＭＯＳトランジスタ（ＰＭ１）と、 ソースが中間電圧端に連結され、ドレインが前記ＰＭＯ
    Ｓトランジスタ（ＰＭ１）のドレインに共通接続され、
    デコーダ部からの中間電圧に対応する出力データ信号に
    よって導通制御されるＮＭＯＳトランジスタ（ＮＭ１）
    と、 ドレインが接地電圧端に連結され、ソースが前記ＰＭＯ
    Ｓトランジスタ（ＰＭ１）のドレインに共通接続され、
    デコーダ部からの接地電圧に対応する出力データ信号に
    よって導通制御されるＮＭＯＳトランジスタ（ＮＭ２）
    と、を備えることを特徴とする請求項１記載のデータ伝
    送装置。
  3. 【請求項３】 前記エンコーダ部は、前記３ロジック
    データ検出部からの２進データ組を入力し、その２進デ
    ータ組に基づいて３ロジックデータの伝送状態を検出す
    るステート端子を有することを特徴とする請求項１記載
    のデータ伝送装置。
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