KR20000060755A - 전송 대역폭 확대를 위한 이진 삼진 변환 데이터 전송 시스템 - Google Patents

Abstract

본 발명은 전송 대역폭 확장이 가능한 데이터 전송 시스템에 관한 것으로서, 전송 대역폭이 제한되어 있는 데이터 버스를 가지는 전송 시스템은, 전송 입력된 삼진 데이터를 이진 데이터로 변환하고, 변환된 이진 데이터를 소정의 제1클록에 동기하여 내부 전송하는 입력부; 및 전송할 내부 데이터인 이진(binary) 데이터를 삼진(ternary) 데이터로 변환하고 변환된 삼진 데이터를 소정의 제1클록에 동기시켜 외부로 출력하는 출력부를 포함함을 특징으로 한다.

본 발명에 의하면 이진 데이터를 삼진 데이터로 변환하여 버스상에 전송하고 시스템내에서 전송된 삼진 데이터를 본래의 이진 데이터로 변환함으로써 제한된 대역폭을 확장하여 이용함으로써 고속 데이터 전송이 가능하다.

Description

전송 대역폭 확대를 위한 이진 삼진 변환 데이터 전송 시스템{3B2T Transceiver System for Widening transfering bandwidth}

본 발명은 데이터 전송 시스템에 관한 것으로서, 보다 상세하게는 고속 데이터 전송을 위해, 제한된 대역폭을 가지는 버스상으로 갯수가 많은 이진 데이터를 그보다 적은 갯수의 삼진 데이터로 변환하여 전송시킨후 입력된 삼진 데이터를 이진 데이터로 다시 변환하는 전송 대역폭 확대를 위한 데이터 전송 시스템에 관한 것이다.

집적회로 공정이 향상됨에 따라 고속 동작을 위한 시스템의 성능은 칩과 칩간의 데이터 전송의 속도에 의해 제한된다. 종래의 램버스(Rambus) 방식에 의한 디램(Dynamic Random Access Memory, 이하 DRAM)과 중앙 처리 장치(이하 CPU)의 통신 방식은 클록 신호의 경로가 인쇄회로기판(이하 PCB) 상에서 데이터와 같은 경로를 갖도록 설계하고, 반사파의 제거를 위해 전송선의 마지막 부분을 저항으로 정합한 것이 특징이다.

도 1은 종래의 램버스 방식에 의한 DRAM 버스 시스템의 구성도이다. 여기서 제1제어신호와 제2제어신호가 되는 두 개의 클록 라인을 두어 CPU(100)와 DRAM들(110, 120, 130..)간의 데이터 전송 방향에 따라 클록을 선택하여 동기 시킴으로써 데이터와 클록 신호간의 시간 차를 제거하여 고속 전송을 가능하게 한다. 즉, DRAM에서 CPU로의 데이터는 제1제어 신호에 동기를 하고 CPU에서 DRAM으로의 데이터는 제2제어신호에 동기를 하게 된다. 그러나 데이터 버스에 연결된 DRAM 칩이 많을수록 버스의 기생 용량 부하가 증가하고, 따라서 대역 주파수가 낮아져서 전송 속도를 제한시키는 원인으로 작용한다.

본 발명이 이루고자 하는 기술적 과제는 제한된 대역폭의 데이터 버스를 통해 대역폭 이상의 데이터 전송을 가능하게 하고, 그러한 전송방식을 적용할 수 있는 전송 시스템을 제공하는데 있다.

도 1은 종래의 램버스 방식에 의한 DRAM 버스 시스템의 구성도이다.

도 2는 본 발명의 전송 대역폭 확대를 위한 데이터 전송 시스템의 구성도이다.

도 3은 본 발명에 따른 3B2T 시스템의 타이밍도의 예를 도시한 것이다.

도 4는 본 발명에 따른 3B2T 전송 시스템을 이용한 고주파 복원 전송 시스템의 효과를 보이기 위한 모의 실험 파형도이다.

상기 과제를 해결하기 위한 전송 대역폭이 제한되어 있는 데이터 버스를 가지는 전송 시스템은, 전송 입력된 삼진 데이터를 이진 데이터로 변환하고, 변환된 이진 데이터를 소정의 제1클록에 동기하여 내부 전송하는 입력부; 및 전송할 내부 데이터인 이진(binary) 데이터를 삼진(ternary) 데이터로 변환하고 변환된 삼진 데이터를 소정의 제1클록에 동기시켜 외부로 출력하는 출력부를 포함함을 특징으로 한다.

상기 입력부는, 제1클록을 입력받아 소정 배수로 분주한 주파수의 이진 데이터 동기를 위한 클록을 형성하는 제1위상동기 루프회로(이하 PLL); 제1클록을 입력받아 제1클록과 다른 소정 배수로 분주한 주파수의 3진 데이터 동기를 위한 클록을 형성하는 제2PLL; 상기 제2PLL의 클록에 맞춰 3진 데이터를 입력받아 이진 데이터로 변환하고, 변환된 이진 데이터를 상기 제1PLL의 클록에 맞춰 내부 소정 시스템 버스로 출력하는 디코더(decoder); 및 외부 데이터 버스로부터 전송된 3진 데이터를 수신하여 상기 디코더로 출력하는 수신부를 구비함이 바람직하다.

상기 출력부는, 제2클록을 입력받아 소정 배수로 분주한, 이진 데이터 동기를 위한 클록을 형성하는 제3위상동기 루프회로(이하 PLL); 제2클록을 입력받아 소정 배수로 분주한, 3진 데이터 동기를 위한 클록을 형성하는 제4PLL; 상기 제3PLL의 클록에 맞춰 내부의 이진 데이터를 입력받아 삼진 데이터로 변환하고, 변환된 삼진 데이터를 상기 제4PLL의 클록에 맞춰 출력하는 인코더(encoder); 및 상기 인코더로부터 출력된 삼진 데이터를 외부 데이터 버스로 출력하는 출력 드라이버를 포함함이 바람직하다.

상기 전송 시스템은 각각 중앙처리장치(Central Processing Unit) 및 다이나믹 램(Dynamic Random Access Memory)에 채용됨이 바람직하다.

시스템 내부의 데이터는 3개의 이진 데이터이고, 버스상에 전송되는 데이터는 상기 이진 데이터에 대응하는 2개의 삼진 데이터임이 바람직하다.

이하에서 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 2는 본 발명의 전송 대역폭 확대를 위한 전송 시스템의 구성도로서, 입력부(200) 및 출력부(210)로 구성된다. 입력부(200)는 제1위상동기 루프회로(이하 PLL로 약함)(201), 제2PLL(202), 디코더(203) 및 수신부(204)를 포함한다. 제1PLL(201)은 외부에서 제공되는 소정의 제1클록을 입력받아 그로부터 2진 데이터 전송 동기를 위한 클록을 형성한다. 제2PLL(202)은 상기 제1클록을 입력받아 그로부터 제1PLL(201)의 클록과 다르고 3진 데이터 전송 동기를 맞추기 위한 클록을 형성한다. 디코더(203)는 제2PLL(202)로부터의 클록 신호에 동기하여 3진 데이터를 입력받아 2진 데이터로 변환하고, 제1PLL(201)로부터의 클록 신호에 동기하여 변환된 이진 데이터를 내부 시스템 버스로 출력한다. 출력부(210)는 제3PLL(211), 제4PLL(212), 인코더(213) 및 출력 드라이버(214)를 포함한다. 제3PLL(211)은 외부에서 제공되는 소정의 제2클록을 입력받아 그로부터 2진 데이터 전송 동기를 위한 클록을 형성한다. 제4PLL(212)은 상기 제2클록을 입력받아 그로부터 제3PLL(211)의 클록과 다르고 3진 데이터 전송 동기를 맞추기 위한 클록을 형성한다. 인코더(213)는 제3PLL(212)로부터의 클록에 동기하여 이진 데이터를 입력받아 3진 데이터로 변환하고, 변환된 3진 데이터를 제4PLL(213)로부터의 클록에 동기하여 출력한다. 출력 드라이버(214)는 인코더(213)로부터 출력된 3진 데이터를 외부 데이터 버스로 출력한다.

도 2에서 이진 데이터의 갯수가 3개라고 하고, 3진 데이터의 갯수는 2개라고 할 때, 아래의 표 1은 3B2T(3 binary to 2 ternary)의 변환 코드를 보인다. 여기서, (0, 1, -1)로 조합이 가능한 2개의 삼진 데이터 8개를 3개의 가능한 이진 데이터에 일대일로 할당한다.

3B(3 Binary)	2T(2 Ternary)
0 0 0	0 1
0 0 1	0 0
0 1 0	1 1
0 1 1	0 -1
1 0 0	1 0
1 0 1	-1 0
1 1 0	1 -1
1 1 1	-1 -1

여기서 표 1의 일대일 대응이 반드시 표와 일치할 필요는 없다.

도 3은 본 발명에 따른 3B2T 시스템의 타이밍도의 예를 도시한 것이다. 도 2에서 제1클록 또는 제2클록인 외부 클록(A)이 주어지면, 제1PLL(201) 또는 제3PLL(211)은 그로부터 6분주한 주파수의 (B) 신호를 생성한다. (B) 신호에 동기하여 이진 신호 (C)가 전송된다. (D)는 제2PLL(202) 또는 제4PLL(212)이 외부 클록(A)에 대해 4분주하여 생성한 클록신호이다. 이 신호에 동기하여 3진 신호(E)가 전송됨이 보여진다.

도 4는 본 발명에 따른 3B2T 전송 시스템을 이용한 고주파 복원 전송 시스템의 효과를 보이기 위한 모의 실험 파형도이다. 0.6마이크론 시모스(CMOS) 상용 공정 파라미터를 이용하여 본 발명에 따른 3B2T 전송 시스템을 설계하여 모의 실험하였다. 모의 실험시 CPU(미도시)로부터 임의의 데이터를 데이터 버스상으로 출력하여 DRAM(미도시)이 이 데이터를 인식하게 하였다. 이때 DRAM은 32개가 버스에 연결되어 있다고 가정하고 하나의 DRAM의 핀을 5pF의 용량 부하와 5nH의 유도 부하의 직렬 연결로 가정하였다. 정합 저항은 50으로 하였다. 신호 전압이나 전류의 진폭을 50%(-60dB) 이상 통과시키는 전송선의 최대 전송 속도가 400Mb/s일 때, CPU의 내부에서 출력하는 데이터는 600Mb/s의 이진 데이터로서 3B2T 코딩 방식에 의해 400Mb/s의 삼진 데이터를 출력하였다. CPU 출력 신호가 버스를 거쳐 32번째 DRAM에 입력되는 3진 데이터로부터 3B2T 코딩 방식에 의해 이진 데이터로 변환한 결과 CPU로부터 보내고자 하는 원래의 600Mb/s의 이진 데이터와 정확히 일치하였다. 따라서 본 발명에 의한 전송 시스템의 버스 전송률이 1.5배 확장됨이 실험적으로 증명되었다.

3B2T와 같은 대역폭 확장을 위한 전송 시스템은 VLSI 회로를 이용하여 쉽게 구현될 수 있기 때문에 미래의 고속 전송을 위한 시스템에 이용되는 것이 용이하다.

본 발명에 의하면 이진 데이터를 삼진 데이터로 변환하여 버스상에 전송하고 시스템내에서 전송된 삼진 데이터를 본래의 이진 데이터로 변환함으로써 제한된 대역폭을 확장하여 이용함으로써 고속 데이터 전송이 가능하다.

Claims (5)

1. 전송 대역폭이 제한되어 있는 데이터 버스를 가지는 전송 시스템에 있어서,

   전송 입력된 삼진 데이터를 이진 데이터로 변환하고, 변환된 이진 데이터를 소정의 제1클록에 동기하여 내부 전송하는 입력부; 및

   전송할 내부 데이터인 이진(binary) 데이터를 삼진(ternary) 데이터로 변환하고 변환된 삼진 데이터를 소정의 제1클록에 동기시켜 외부로 출력하는 출력부; 를 포함함을 특징으로 하는 전송 대역폭 확대를 위한 데이터 전송 시스템
2. 제1항에 있어서, 상기 입력부는

   제1클록을 입력받아 소정 배수로 분주한 주파수의 이진 데이터 동기를 위한 클록을 형성하는 제1위상동기 루프회로(이하 PLL);

   제1클록을 입력받아 제1클록과 다른 소정 배수로 분주한 주파수의 삼진 데이터 동기를 위한 클록을 형성하는 제2PLL;

   상기 제2PLL의 클록에 맞춰 삼진 데이터를 입력받아 이진 데이터로 변환하고, 변환된 이진 데이터를 상기 제1PLL의 클록에 맞춰 내부 소정 시스템 버스로 출력하는 디코더(decoder); 및

   외부 데이터 버스로부터 전송된 삼진 데이터를 수신하여 상기 디코더로 출력하는 수신부를 포함함을 특징으로 하는 전송 대역폭 확대를 위한 데이터 전송 시스템.
3. 제1항에 있어서, 상기 출력부는

   제2클록을 입력받아 소정 배수로 분주한, 이진 데이터 동기를 위한 클록을 형성하는 제3위상동기 루프회로(이하 PLL);

   제2클록을 입력받아 소정 배수로 분주한, 3진 데이터 동기를 위한 클록을 형성하는 제4PLL;

   상기 제3PLL의 클록에 맞춰 내부의 이진 데이터를 입력받아 삼진 데이터로 변환하고, 변환된 삼진 데이터를 상기 제4PLL의 클록에 맞춰 출력하는 인코더(encoder); 및

   상기 인코더로부터 출력된 삼진 데이터를 외부 데이터 버스로 출력하는 출력 드라이버를 포함함을 특징으로 하는 전송 대역폭 확대를 위한 데이터 전송 시스템.
4. 제1항에 있어서,

   상기 전송 시스템은 각각 중앙처리장치(Central Processing Unit) 및 다이나믹 램(Dynamic Random Access Memory)에 채용됨을 특징으로 하는 전송 대역폭 확대를 위한 데이터 전송 시스템
5. 제1항에 있어서,

   시스템 내부의 데이터는 3개의 이진 데이터이고, 버스상에 전송되는 데이터는 상기 이진 데이터에 대응하는 2개의 삼진 데이터임을 특징으로 하는 전송 대역폭 확대를 위한 데이터 전송 시스템.