JPH04354219A - データ伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ送信元に供給し
たクロックに同期して送られるデータを同一クロックを
用いて受信処理するデータ伝送方式に関する。

【０００２】近年、一つの装置より他の装置にクロック
を供給し、かつ、クロック供給先の装置から供給したク
ロックに同期して送信されるデータをクロック供給元の
装置が同一クロックを用いて受信するデータ伝送方式が
多く使用されるようになってきている。

【０００３】このようなデータ伝送方式においては、送
信元の装置のクロック源より送出されるクロックが供給
先の装置に受信されるまでに経由するクロック送信回路
や伝送路において遅延を生じ、更に、供給先の装置より
供給したクロックに同期して送信されるデータも伝送路
やクロック供給元の装置のデータ受信回路によって遅延
する。クロック供給元の装置が供給先より送られるデー
タを同一クロックを用いて受信処理する場合には前記遅
延時間の総和が一定の範囲内にある必要があり、その範
囲として例えばクロック１周期以内と規定されるのが一
般的である。

【０００４】しかし、クロック及びデータを送受信する
際にクロックの送受信装置及びデータの送受信装置内に
おいて一定の遅延時間を生ずることは避けられないため
、遅延時間を規定の範囲内に収めるためには伝送路の遅
延時間或いはデータ伝送速度を制限することとなる。 従って、データ伝送速度が定められている場合にはデー
タ送信側（クロック供給先）装置とデータ受信側（クロ
ック供給元）装置の間の伝送路の距離が制約されること
となる。

【０００５】このため、データ送受信装置間の伝送路の
距離の制約が少ないデータ伝送方式が求められている。

【０００６】

【従来の技術】図４は従来技術の構成図、図５は従来技
術のタイムチャートである。図４中の■〜■は図５にタ
イムチャートを示した点である。

【０００７】図４において装置１’（以下、装置Ａと記
す）はクロック源３よりクロックを装置２　（以下、装
置Ｂと記す）　に供給しているが、このクロックはクロ
ック源３よりクロック送信回路４内のドライバＤＡ　を
経て伝送路に送出され、装置ＢのレシーバＲＢ　を経て
装置Ｂ内の各回路、例えばデータ送信部８等に供給され
る。

【０００８】装置Ｂが装置Ａに対してデータを送信する
場合、データ送信部８内のフリップフロップＦＦＢ　の
Ｑ端子に送信データが入力され、ＣＫ端子に供給される
前記クロックによって端子Ｄよりデータが出力される。 このデータはドライバＤＢ　を経て伝送路に送出され、
装置Ａのデータ受信回路５内のレシーバＲＡ　を経て受
信データ処理部６に入力される。

【０００９】受信データ処理部６ではフリップフロップ
ＦＦＡ　のＱ端子に入力される前記データをクロック源
３よりＣＫ端子に供給されるクロックによって読み込み
、必要な処理を行う。

【００１０】図５は図４の構成においてクロック供給と
データ送受信の際に生ずる遅延時間を中心に示したタイ
ムチャートである。装置Ａのクロック源３より送出され
るクロック■は、クロック送信回路４内のドライバＤＡ
　において遅延時間ｔｄ１を生じ、クロック■として出
力される。クロック■はクロックを転送する伝送路にお
いて遅延時間ｔｄ２を生じてクロック■として装置Ｂに
入力され、装置ＢのレシーバＲＢ　において遅延時間ｔ
ｄ３を生じてデータ送信部１８にクロック■として入力
される。

【００１１】データ送信部８がデータを送信する場合、
フリップフロップＦＦＢ　のＱ端子に入力される送信デ
ータの各ビットは、ＣＫ端子に供給される前記クロック
■に同期して端子Ｄよりデータ■として出力される。図
５の■乃至■に斜線で示した部分は送信データの一つの
ビットを示す。

【００１２】データ送信部８より出力されるデータ■は
ドライバＤＢ　において遅延時間ｔｄ４を生じ、データ
■としてデータを転送する伝送路に送出され、更に、伝
送路において遅延時間ｔｄ５を生じ、データ■として装
置Ａのデータ受信回路５に入力される。データ■はデー
タ受信回路５のレシーバＲＡ　による遅延時間ｔｄ６を
加え、データ■として受信データ処理部６のフリップフ
ロップＦＦＡ　のＱ端子に入力され、クロック源３より
ＣＫ端子に供給されるクロック■によって読み込まれ、
Ｄ端子より出力されて必要な処理が行われる。

【００１３】上記におけるクロック■はクロック■と同
一クロックであるが、読み込みに使用されるクロック（
立ち上がり点Ｐ２　）はデータ送信に使用されるクロッ
ク（立ち上がり点Ｐ１　）の１周期あとのクロックとな
る。従って、受信データ処理部６において立ち上がり点
Ｐ２　のクロックにより斜線で示したデータビットが読
み込める条件を遅延時間の総計Ｔｄ　（Ｔｄ　＝ｔｄ１
＋ｔｄ２＋ｔｄ３＋ｔｄ４＋ｔｄ５＋ｔｄ６）とクロッ
クの周期Ｔｃの関係で示すと、 Ｔｄ　＜　　Ｔｃ　 となる。

【００１４】Ｐ２　点のクロックで斜線のデータビット
が読み込める限界は、データ■の起点Ｐ３　がＰ２　点
に一致する点、即ち、Ｔｄ　＝Ｔｃ　であるから図５の
如くＴｄ　＜Ｔｃ　となっている場合には、 　　　　　　　　　　Ｔｒ２＝　　Ｔｃ　−　　Ｔｄ　
　　　　　　　　　　　　　　＝　　Ｔｃ　−（ｔｄ１
＋ｔｄ２＋ｔｄ３＋ｔｄ４＋ｔｄ５＋ｔｄ６）　　　　
（１）　だけ余裕時間があることとなる。この余裕時間
全部をクロック転送の伝送路とデータ転送の伝送路の遅
延時間に使用して伝送路の遅延時間の総和を、 ｔｄ２＋ｔｄ５　　＋Ｔｒ２ とすれば、伝送路の距離は遅延時間Ｔｒ２に見合う分だ
け延ばすことができる。

【００１５】しかし、従来技術においては、クロックの
送受信回路及びデータの送受信回路内において生ずるｔ
ｄ１，ｔｄ３，ｔｄ４及びｔｄ６の４つの遅延時間は減
らすことができないため、その分だけ伝送路の距離が制
限される。

【００１６】

【発明が解決しようとする課題】従来技術においては、
クロック及びデータを送受信する際にクロックの送受信
回路及びデータの送受信回路内において生ずる遅延時間
が遅延時間の許容範囲の一部を占めるため、伝送路に割
り当て可能な遅延時間がその分だけ減少し、クロック供
給元の装置とクロック供給先の装置の間の伝送路の距離
の制約が大きいという欠点があった。

【００１７】本発明は、クロック及びデータ送受信の際
に生ずる遅延時間を補償することによりデータ伝送可能
距離を延長することを目的とする。

【００１８】

【課題を解決するための手段】図１は本発明の原理説明
図である。図中、１はクロックを供給するとともにクロ
ック供給先の装置よりデータを受信する第１の装置、２
は前記第１の装置１より前記クロックの供給を受け、該
クロックに同期してデータを送信する第２の装置、３乃
至７は前記第１の装置１内に設けられ、３はクロックを
送出するクロック源、４は前記クロック源３より送出さ
れるクロックを第２の装置２に送信するクロック送信回
路、５は供給した前記クロックに同期して前記第２の装
置２より送信されるデータを受信するデータ受信回路、
６は該データ受信回路５が受信したデータを入力して受
信処理を行う受信データ処理部、７は前記クロック源３
よりクロックを入力し、前記クロック送信回路４の遅延
時間と前記データ受信回路５の遅延時間の和に等しい時
間だけ前記クロックを遅延させて前記受信データ処理部
６に出力するクロック遅延回路である。

【００１９】また、８は前記第２の装置２内において第
１の装置１より供給されるクロックに同期してデータを
送信するデータ送信部である。

【００２０】

【作用】図１において、第１の装置１は第２の装置２に
対してクロック送信回路４を介してクロックを供給する
とともに、供給したクロックに同期して該第２の装置２
より送られるデータをデータ受信回路５を介して受信デ
ータ処理部６に入力して処理する。

【００２１】このようなデータ伝送においては、受信デ
ータ処理部６に入力されるデータはクロック源３より出
力されるクロックに対してクロック供給の経路とデータ
伝送の経路において生ずる遅延時間だけ遅延して受信さ
れる。

【００２２】従って、受信データの遅延時間がクロック
１周期以内に制限される場合、受信データ処理部６にお
いてクロック源３より出力されるクロックで直接読み出
すと、前記クロック供給経路とデータ伝送経路において
生ずる全遅延時間をクロック１周期以内に収める必要が
ある。

【００２３】しかし、図１の構成においては、クロック
遅延回路７が受信データ処理部６に対して、クロック源
３より送出されるクロックをクロック送信回路４の遅延
時間とデータ受信回路５の遅延時間の和に等しい時間だ
け前記クロックを遅延させて供給するため、クロック供
給経路とデータ伝送経路において生ずる遅延時間のうち
、クロック送信回路４とデータ受信回路５の遅延時間が
クロックの遅延時間と相殺される。従って、図１の構成
ではクロック送信回路４とデータ受信回路５の遅延時間
を伝送路遅延時間に割り振ることができる。即ち、この
遅延時間に見合う分だけ伝送路を延長することが可能と
なる。

【００２４】

【実施例】図２は本発明の実施例の構成図、図３は本発
明の実施例のタイムチャートである。

【００２５】全図を通じ同一対象部分は同一記号をもっ
て示し、ＤＡ，ＤＢ　はドライバ、ＲＡ，ＲＢ　はレシ
ーバ、ＦＦＡ　，ＦＦＢ　はフリップフロップ、ＤＡＡ
，　ＲＡＡはそれぞれドライバＤＡ　、レシーバＤＢ　
と同一遅延時間をもつ擬似ドライバ及び擬似レシーバで
ある。また、図２中の■〜■は図３にタイムチャートを
示した点である。

【００２６】図２において装置１（以下、装置Ａと記す
）はクロック源３よりクロックを装置２　（以下、装置
Ｂと記す）　に供給しているが、このクロックはクロッ
ク源３よりクロック送信回路４内のドライバＤＡ　を経
て伝送路に送出され、装置ＢのレシーバＲＢ　を経て装
置Ｂ内の各回路、例えばデータ送信部８等に供給される
。

【００２７】装置Ｂが装置Ａに対してデータを送信する
場合、データ送信部８内のフリップフロップＦＦＢ　の
Ｑ端子に送信データが入力され、ＣＫ端子に供給される
前記クロックによって端子Ｄよりデータが出力される。 このデータはドライバＤＢ　を経て伝送路に送出され、
装置Ａのデータ受信回路５内のレシーバＲＡ　を経て受
信データ処理部６に入力される。

【００２８】受信データ処理部６ではフリップフロップ
ＦＦＡ　のＱ端子に入力される前記データをＣＫ端子に
供給されるクロックによって読み込み、必要な処理を行
うが、ＣＫ端子に供給されるクロックはクロック源３よ
り送出されるクロックをクロック遅延回路７で遅延させ
たクロックであるため、読み込む時期はクロック源３よ
り送出されるクロックを直接使用する場合に比してクロ
ック遅延回路７の遅延時間、即ち、クロック送信回路４
の遅延時間と前記データ受信回路５の遅延時間の和に等
しい時間だけ遅れる。

【００２９】図３は図２の構成においてクロック供給と
データ送受信の際に生ずる遅延時間を中心に示したタイ
ムチャートである。装置Ａのクロック源３より送出され
るクロック■の立ち上がり点Ｐ１　はクロック送信回路
４内のドライバＤＡ　において遅延時間ｔｄ１を生じ、
クロック■としてクロックを転送する伝送路に送出され
る。クロック■は前記伝送路において遅延時間ｔｄ２を
生じてクロック■として装置ＢのレシーバＲＢに入力さ
れ、レシーバＲＢ　において遅延時間ｔｄ３を生じてデ
ータ送信部８にクロック■として入力される。

【００３０】データ送信部８がデータを送信する場合、
フリップフロップＦＦＢ　のＱ端子に入力される送信デ
ータの各ビットは、ＣＫ端子に供給される前記クロック
■に同期して端子Ｄよりデータ■として出力される。図
５の■乃至■に斜線で示した部分は立ち上がり点Ｐ１　
を基点とするクロックにより送信されるデータのビット
を示す。

【００３１】データ送信部８より出力されるデータ■は
ドライバＤＢ　において遅延時間ｔｄ４を生じ、データ
■としてデータを転送する伝送路に送出され、更に、伝
送路において遅延時間ｔｄ５を生じ、データ■として装
置Ａのデータ受信回路５に入力される。データ■はデー
タ受信回路５のレシーバＲＡ　による遅延時間ｔｄ６を
加え、データ■として受信データ処理部６のフリップフ
ロップＦＦＡ　のＱ端子に入力される。

【００３２】一方、受信データ処理部６のＣＫ端子には
クロック源３よりクロック遅延回路７を経てクロック■
が供給されている。クロック遅延回路７は前記クロック
送信回路４のドライバＤＡ　の遅延時間ｔｄ１及びデー
タ受信回路５のレシーバＲＡ　の遅延時間ｔｄ６と同一
遅延時間をもつ擬似ドライバＤＡＡ及び擬似レシーバＲ
ＡＡにより構成されているため、クロック■はクロック
■よりクロック送信回路４の遅延時間と前記データ受信
回路５の遅延時間の和に等しい時間、即ち、「ｔｄ１＋
ｔｄ６」だけ遅延したクロックとなる。

【００３３】受信データ処理部６に入力されたデータは
前記クロック■によって読み込まれてＤ端子より出力さ
れ、必要な処理が行われるが、斜線で示したデータビッ
トを読み込むクロックは立ち上がり点Ｐ２　のクロック
となる。クロックの周期をＴｃ　とすれば、立ち上がり
点Ｐ２　は前記データビットを送信する基となるクロッ
クの立ち上がり点Ｐ１　からｔｄ１＋ｔｄ６＋Ｔｃ　だ
け遅延した点となる。

【００３４】このＰ２　点で斜線のデータビットが読み
込める限界は、データ■の起点Ｐ３　がＰ２　点に一致
する点である。Ｐ３　点をクロック■のＰ１　点からの
遅延時間で示すと、Ｐ１点からの遅延時間の総和Ｔｄ　
に等しく、Ｔｄ　＝ｔｄ１＋ｔｄ２＋ｔｄ３＋ｔｄ４＋
ｔｄ５＋ｔｄ６となる。

【００３５】またＰ２　点は前記の如くＰ１　点から「
ｔｄ１＋ｔｄ６＋Ｔｃ　」であるから、Ｐ３　点がＰ２
　点に一致するまでの余裕時間をＴｒ１とすれば、 　　　　　　　　　　Ｔｒ１＝（ｔｄ１＋ｔｄ６＋Ｔｃ
　）−Ｔｄ　　　　　　　　　　　　　　　＝Ｔｃ　−
（ｔｄ２＋ｔｄ３＋ｔｄ４＋ｔｄ５）　　　　　　　　
　　　　　　　　　　（２）　となる。

【００３６】この（２）　式のＴｒ１と従来技術の（１
）　式のＴｒ２を比較すれば、明らかにＴｒ１の方が「
ｔｄ１＋ｔｄ６」だけ大きい。従って、本発明では遅延
時間「ｔｄ１＋ｔｄ６」に見合うだけ伝送路の距離を延
長したり、データ伝送速度を高速化することが可能とな
る。

【００３７】なお、上記においては説明上、Ｐ３　点と
Ｐ２　点が一致する点をデータ読み込みの限界点とした
が、実際には回路特性を考慮して若干の余裕をとる必要
があることは勿論である。

【００３８】また、上記におけるクロック送信回路４の
ドライバＤＡ　とデータ受信回路５のレシーバＲＡ　は
通常ＩＣ（集積回路）素子で構成されるが、クロック遅
延回路７は擬似ドライバＤＡＡ及び擬似レシーバＲＡＡ
にそれぞれドライバＤＡ　及びレシーバＲＡ　と同一素
子をそのまま使用して容易に構成することができる。こ
の場合はクロック遅延回路７のために新たな部品を設計
する必要がなくなる。

【００３９】以上、図２及び図３により本発明の実施例
を説明したが、図２及び図３はあくまで本発明の一実施
例を示したものに過ぎず、装置１及び装置２が図２に限
定されないことは勿論である。例えば、受信データ処理
部６またはデータ送信部８が図２と異なる構成であって
も本発明の効果を得ることが可能であることは明らかで
ある。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
一つの装置より他の装置にクロックを供給し、かつ、ク
ロック供給先の装置から供給したクロックに同期して送
信されるデータをクロック供給元の装置が同一クロック
を用いて受信するデータ伝送方式において、クロック及
びデータを送受信する際に生ずる遅延時間の一部を補償
することができるため、遅延時間の制限が緩和され、デ
ータ伝送の伝送可能距離をその分延長し、或いはデータ
伝送速度をより高速化することが可能となり、かかるデ
ータ伝送方式の性能向上に資するところが大きい。

【図面の簡単な説明】

【図１】　　本発明の原理説明図

【図２】　　本発明の実施例構成図

【図３】　　本発明の実施例タイムチャート

【図４】　
　従来技術の構成図

【図５】　　従来技術のタイムチャート

【符号の説明】

１、２　　装置 ３　　クロック源 ４　　クロック送信回路 ５　　データ受信回路 ６　　受信データ処理部 ７　　クロック遅延回路 ８　　データ送信部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１の装置（１）　のクロック源（３
   ）　よりクロック送信回路（４）を介してクロックを第
   ２の装置（２）　に供給し、かつ、供給した前記クロッ
   クに同期して該第２の装置（２）　より送信されるデー
   タを前記第１の装置（１）　がデータ受信回路（５）　
   を介して受信データ処理部（６）　に受信し、前記クロ
   ックにより受信処理を行うデータ伝送方式において、前
   記クロック源（３）　よりクロックを入力し、前記クロ
   ック送信回路（４）　の遅延時間と前記データ受信回路
   （５）　の遅延時間の和に等しい時間だけ前記クロック
   を遅延させて前記受信データ処理部（６）　に出力する
   クロック遅延回路（７）　を備え、クロック送信回路及
   びデータ受信回路において生ずる遅延時間に等しい時間
   だけ遅延させたクロックによりデータ受信処理を行うこ
   とを特徴とするデータ伝送方式。