JPH01503029A - 低周波信号の高周波数分解能を得る方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 低周波信号の高周波数分解能を得る方法および装置。

［発明の背景］ 本発明はデータ信号の分解能、特に回路を通る高い分解能信号を伝送する必要が ないデータ分解能を増加する方法および装置に関する。

現在の情報システムは比較的短期間で大量の情報を処理するように動作する。そ の処理を実行するために、システムはデータを共同してそれらの速度で伝送する ように調整された多様な回路素子と共に高速で動作しなくてはならない。例えば 高周波サンプリング回路は、各クロックパルスにより情報をサンプリングするた めに高周波クロックパルスおよび高分解能制御信号を必要とする。制御信号は例 えばサンプリングを実行する回路部またはその情報を合計して平均化するために サンプル情報で動作する回路網等の種々のタイプの処理回路網に伝送されてよい 。結局個別の回路網が構成され、データ、制御およびクロック信号は、情報が適 切に回路を通って流れることができるように正確な時間で種々の回路部分に伝送 されるように同期されなくてはならない。

データ、制御およびクロック信号の到着を種々の回路素子に対して同期すること に関する難点は、システムの速度およびシステムの複雑性が増すにつれて特に厳 しくなる。例えば高周波クロック信号が同期システムの各装置に対して伝送され なくてはならない場合に、装置パッケードピン、モジュールコネクタピン、ソケ ット、印刷配線板導体、接続ケーブル、半導体装置およびその他の回路素子の間 を信号が通過する際の遅延特性ために、クロックパルスは同期が外れて通信回路 網中の異なる装置に到着する（これはクロックスキューとして知られている）。

結局システムクロック周波数に基づくシステムによって得られることができる電 位分解能は、最初がら伝播遅延、クロックスキューおよびシステムのその他の特 性によって制限されている。いくつかの例においてこのような制限特性のために 、特有の回路部分は要求されたデータの処理を失敗する。例えば正しい高周波ク ロックパルスが高周波データ信号を記録するために必要とされるウィンドウ中に 特定の回路部分に到着しない場合、データは正しくないクロックエツジで回路素 子中に入力されて１クロック期間分スキューする。高周波システムにおいては、 温度変動、装置処理変動、物理的製造誤差等による僅かな信号伝播遅延変動が重 要になる。このような変動は、いずれのクロックエツジが重要なデータ信号を記 録するかを不確かにする。この不確実性のために、システムの特性を許容不可能 なレベルまで低下させる不安定で不正確な情報が伝送されることになる。

現在の回路網は、データの高周波数分解能を得るために種々の回路部分を通じて 高周波クロックおよび制御信号を伝送する。高周波クロック信号の短い期間は、 クロックスキュー、伝播遅延およびその他の要因の結果として、クロックおよび 制御信号が同期的でなく装置に到着する可能性を高めることが現在のシステム動 作の難点である。現在のシステムではこのような同期困難性を修正しようと試み られているが、遅延素子およびこのような修正ステップ（それら自体が不確実ま たは変動的な遅延特性を有する）を実行するために使用されるその他の装置は所 望の信頼度を提供するには不適切であるしたがってデータが高い分解能で高周波 信号を同期する必要なしに、クロックスキュー、伝播遅延等が原因と考えられる データの潜在的損失を最小にできるデータ伝送装置を提供することが望ましい。

さらにデータを伝送して所望の分解能を得るために低い周波数の信号を使用する ステムを提供することが望ましい。

また所望の分解能が特定の用途の必要性に応じて変化されることができ、低い分 解能を必要とする回路部分において共通の低周波信号を使用する高い分解能のシ ステムを提供することが望ましい。

さらに所望の分解能を得るために電力消費が低く高周波論理装置の数が少なくて よい高い分解能のシステムを提供することが望ましい。

本発明のこれらおよびその他の目的および利点は、以下の実施例と共に説明され ている。

発明の要約 本発明により低い周波数のデータ信号の高周波分解能を得る方法および装置が提 供される。本発明は低周波分解能を有するデータ信号を発生する低周波信号発生 器と、データ信号が予め定められた高周波分解特性に分解するかどうかを決定す る低周波論理回路、データ信号を高周波分解能に変形する訂正信号を発生する回 路と、低周波訂正信号に応じてデータ信号を修正する高周波論理回路とを含む。

高周波論理回路は、低い周波数のデータ信号を高周波分解能に変形するために訂 正信号に応答して低い周波数のデータのパスを選択的に修正するように動作する 。

現在の好ましい実施例において、低い周波数のデータ信号の帯域幅および／また は期間は高周波論理回路で高周波数クロックの１期間に分解される。

図面の簡単な説明 第１図は、本発明にしたがって構成された状態マシンの高レベルのブロック図で ある。

第２図は第１図の状態マシンをさらに説明している低レベルのブロック図である 。

第３図は第２図に示された高周波選択論理回路のブロック図である。

第４図は第２図で示された低周波数論理回路のブロック図である。

第５ａ図は、第４図に示された状態マシン論理回路をさらに説明しているブロッ ク図である。

第５ｂ図は、第５ａ図に示された状態マシン論理回路中に含まれてもよい組合せ 論理回路の一例を示す実際値の表である。

第６図は、第４図に全体的に示されている低周波選択論理回路の組を表している ブロック図である。

第７図乃至第１８図は、本発明の例示的動作を示すタイミング図である。

好ましい実施例の詳細な説明 以下の詳細な説明および添付図面は、単に本発明の好ましい実施例の説明として のものであり、本発明が構成され、または使用され得るただ１つの形態を表すた めに意図されているものではない。本発明を使用するための機能およびステップ が実施例の説明と共に示されている。しかしながら、同一または等価の構造およ び適用は、本発明の技術的分野から逸脱することなく種々の実施例により達成さ れることが理解されるべきである。

第１図は、本発明の実施例のハイレベルのブロック図である。第１図に示されて いるように、状態マシン１１は高分解能出力信号「パルス」を発生するように動 作する。以下にに示されているように、「パルス」信号は低分解能信号、「パル ス　ロー」および例えば「ハイセル（ＩＩＩＧＩＩｓＥＬ　：ハイセレクトの略 ）」などの１つ以上の低い分解能訂正信号の受信に応答して発生される。状態マ シン１１の構造は以下にさらに詳細に示されている。一般に状態マシン１１は、 高周波論理回路に伝送される「パルス　ロー」信号に供給されるオフセットの所 望の程度を示す「ハイセル」として表される低周波訂正信号を発生するように動 作する。実際に高周波論理回路は、予め定められた時間の増分で入力データ流を サンプルするように構成されているデータサンプリング回路のようなデータ処理 用の種々の異なるタイプの回路のいずれであってもよい。

高周波論理回路に伝送される低分解能データは、低周波信号だけによって使用可 能なものよりさらに高い分解能を提供するように、附随する訂正信号（Ｓ）によ りオフセットされることができる。訂正信号（Ｓ）は所望のオフセット、期間、 パルス幅に関する情報、またはデータが高周波論理回路において処理される方法 の制御に関する別の情報を含むように各種の方法で形成されてよい。また高周波 論理回路は、訂正信号特性に応答して単一パラメータの訂正の程度を変化するよ うに形成されてもよいと考えられる。

訂正信号（Ｓ）は、高周波論理回路によって解読される種々の任意のフォーマッ トにおいて符号化されてもよい。例えば「ハイセル」訂正信号は低周波データ信 号、「パルス　ロー」が所望の分解能を得るためにオフセットされる高周波クロ ック期間の数に関する情報を含んでいてよい。本発明の好ましい実施例において 、「ハイセル」信号は「パルス　ロー」信号が単一高周波クロック期間だけオフ セットされるかどうかを示すために符号化される。しかしながら「ハイセル」訂 正信号は、例えば高周波クロック期間の任意の所望する数に対するオフセットを 規制するために多重パルスシーケンスによって符号化されてもよいと考えられる 。別の実施例において、多重「ハイセル」訂正信号は出力信号特性をさらに規制 するように発生されてよい。

所望のパルス分解能に適切な情報は状態マシン１１に入力される。本発明の好ま しい実施例において、入力情報は出力信号「パルス」の指示された幅と期間およ び開始時間を決定する。パルス幅および期間情報は、例えば指示された期間およ び幅が高周波クロックパルスの偶数または奇数に等しいかどうか、情報が訂正信 号「ハイセル」を生じるために低周波パルスの期間および幅に関する情報と結合 されるかを決定するために評価される。訂正信号は、低周波信号が１高周波クロ ック期間だけ目的回路において訂正されるかどうかを表す。

付加的な入力信号は、所望のデータ信号を高周波論理回路に伝送するために状態 マシン１１に伝送され、低周波データ信号「パルス　ロー」および／または低周 波訂正信号「ハイセル」の特性を限定するように使用されてよい。

以下においてさらに詳細に示されているように、本発明は種々の回路素子のより 高い分解能動作を促進するためにそれらの素子に容易に伝送される低周波信号を 供給する。高いクロック信号は、種々の回路素子で発生されてもよいし、または それらに伝送されてもよく、またパルス信号に含まれる情報に応じて低周波数デ ータ信号を所望の分解能に修正するために使用されてもよい。したがってデータ 処理のより高い分解能は、回路素子間に高周波信号を伝送しなくても実行される ことができる。したがって高周波論理回路は局部的に配置されてよい。低周波訂 正信号は、訂正が開始される充分前に種々の回路素子に容易に伝送される。この ように非同期の高周波データおよび周期の外れた高周波クロックパルスを異なる 回路素子において受信することから生じる難点およびデータ損失は軽減される。

第２図は、第１図において概略的に示された状態マシン１１を若干詳しく表して いる。第２図に示されているように、状態マシン１１は低周波論理回路１５およ び高周波論理回路１７を含む。高周波論理回路１７は高い分解能が必要とされる 位置に設けられている。以下にさらに詳しく示されているように、状態マシン１ １は例えばパルス幅およびパルス期間等の出力信号「パルス」の所望のパルス特 性に対応して制御信号「パルスロー」および「ハイセル」を発生するために使用 される低周波論理回路１５を含む。高周波論理回路１７は、原理的に出力「パル ス　ロー」信号を生成するために１以上の高周波クロック期間によって低周波信 号をオフセットするように形成されている。しかしながら別の実施例において、 論理回路１７が「パルス　ロー」信号の異なるまたは付加的な修正を行なうよう に動作してもよいことが理解されるべきである。

第３図は高周波論理回路１７に含まれる回路の一部分を示している。論理回路１ ７に対して入力される「パルス　ロー」および「ハイセル」入力信号は、指示さ れたパルス期間およびパルス幅情報の低周波論理回路による処理に応答して低周 波論理回路１５から発生する。低周波クロック信号「ロー　クロック」は、高周 波論理回路１５および低周波論理回路１７の両方に伝送される。高周波クロック 信号「ハイ　クロック」は高周波論理回路１７に伝送されることだけ必要である 。

本発明の好ましい実施例において、高周波論理回路１７は低周波データ信号「パ ルス　ロー」のさらに高い分解能を提供するために遅延を選択的に導入するよう に動作する。低周波信号「パルス　ロー」は、高周波クロックの３つの期間と等 しい（すなわち１つのロークロック期間と１つのハイクロック期間とを合せた期 間）時間だけロークロック信号を集合的に遅延するレジスタ１９および２１を通 過する。レジスタ２１からの出力はレジスタ２３およびマルチプレクサ２５の両 方に伝送される。マルチプレクサ２５が１０人力を選択する場合において、レジ スタ２１からの信号は直接的にマルチプレクサ２５を通過するのではなく、レジ スタ２１からレジスタ２３まで信号を通すために必要な１ハイクロック期間分だ け遅延される。したがってマルチプレクサ２５への１０または１１入力を選択す ることによって、パルス信号は付加的な高周波クロックの１期間分だけ選択的に 遅延され得る。代わりの実施例（図示されていない）において、レジスタ１９の 出力は直接的にマルチプレクサ２５に伝送されるため、「パルス」信号は２つの クロック期間骨だけ訂正される。

第４図は第２図で概略的に図示された低周波論理回路１５の素子を示す。第４図 のように、低周波論理回路１５は「パルスロー」信号を発生するように動作する 選択論理回路２７および訂正信号「ハイセル」を発生するように動作する状態マ シン論理回路２９を含む。信号分解能ロック（ＲＥＳＬＯＣＫ　）　、ローセレ クト（ＬＯＥＳＥＬ）およびカウンタ並列イネーブル（ＣＴＲＰＥ　）は、高周 波論理回路１７に伝送される「パルス　ロー」および「ハイセル」信号の発生を 促進するために論理回路２７と２９との間に伝送される。

第５ａ図は、第４図において概略的に示された状態マシン論理回路２９をさらに 詳細に表している。状態マシン論理回路２９はマルチプレクサ３１．３７　、レ ジスタ３３．３９　、結合論理回路３５およびインバーターバッファ３Ｂを含む 。結合論理回路３５の内部において行われる正確な結合論理は、高周波論理回路 １７に伝送される所望の情報に応じて変化してもよい。本発明の好ましい実施例 において、結合論理回路３５の内部で使用される結合論理は、第５ｂ図に示され ている真値表により表されている。しかしながら種々の他の論理構成は、上記の ように本発明の技術的範囲から逸脱せずに行われてもよいことが理解されるべき である。

第６図は、第４図において概略的に示された低周波選択論理回路２７の実施例を 示す。コンパレータ３７および３９は信号「パルス　ロー」の所望の期間および パルス幅をプログラム可能に設定し、高周波論理回路１７に伝送されるように機 能する。本発明の好ましい実施例において、コンパレータ３７および３９はｌＯ ビットの２進数（２の補数フォーマット）、すなわち２１０−１−１０２３（１ ０進級）で表された値に設定され、「パルス　ロー」信号の特性を限定でもよい 。しかしながら前述のように、別の値が与えられてもよいし、もしくは別の測定 値が付加的または異なる「パルス　ロー」信号の範囲を提供するように加えられ てもよい。

レジスタ４１，４３．４５．４７　、マルチプレクサ４９、カウンタ５１゜フリ ップフロップ５３および論理回路５５．５７は、「パルス　ロー」および「ハイ セル」を限定するために使用できる信号を発生するように機能する。選択論理回 路２７の正確な回路網は、所望の「パルス　ロー」および「ハイセル」信号特性 に応じて変化されてもよいことが理解されるべきである。

第７図乃至第１８図は、「パルス」出力信号のパルス幅またはパルス期間を分解 するために回路を通って伝送されるタイミング信号を示す。第７図乃至第９図は 「パルス」信号が偶数パルス幅および偶数パルス期間を有するように意図された 、すなわちパルス幅が１６でありパルス期間が３０である実施例において発生さ れた信号を示す。これは訂正が全く必要ない最も簡単なシナリオを表す。出力信 号「パルス」は「パルスロー」信号に後続し、４つの高周波クロック期間がそれ に連続する。「ハイセル」および「ローセル」はゼロのままである。

第１０図乃至第１２図は、「パルス」信号は偶数パルス幅を有するが、奇数パル ス期間を持つように設計されている、すなわちパルス幅は１６でありパルス期間 は２９に等しくなるように発生されたパルス信号パターンを示す。このシナリオ において、「ハイセル」はダイナミックな方法で変化し、高い分解能「パルス」 信号に必要な「パルス　ロー」信号を訂正する。

第１３図乃至第１５図は、「パルス」信号が奇数パルス幅および偶数パルス期間 を有するように設計されている、すなわちパルス幅は１５に等しくパルス期間は ３０に等しいシナリオにおいて発生される信号パターンを示す。再度「パルス」 信号は、１になる「ハイセル」信号に応答する「パルス　ロー」信号と異なる。

第１６図乃至第１８図は、「パルス」信号が奇数パルス幅および奇数パルス期間 を有するように設計されている、すなわちパルス幅は１５に等しくパルス期間は ２９に等しいシナリオにおける信号パターンを示す。「ハイセル」訂正信号は、 必要なときに再び１つの高周波クロック期間の削除を行なう。

上記のように前記の説明は本発明の好ましい実施例だけを表すものである。本発 明に対する種々の修正、付加および置換は、発明の技術的範囲を逸脱することな く行われる。例えば、ハイクロック信号はロークロック信号の３または４倍の大 きさ、もしくはそれ以上の周波数を有してもよい。さらにハイセル訂正信号はパ ルスロー信号からの非常に多くの高周波クロック期間を削除または付加し１、削 除または付加される期間の数に関する情報は訂正信号において符号化されるよう に機能することもできる。したがって上述の説明は、本発明の広義の原理を含む その他の類似した構造を除外することを意図しているものではない。

Ｈθ２ Ｆ／θ３ Ｆ／θ？ Ｆ／θ８ ＦＩ６．９ Ｆ／θ１０ Ｆ／θ／／ Ｆ／θ／３ ＦＩＧ、１５ Ｆ／θ／６ Ｆ／θ／７ ＦＩＧ、　／θ 国際調査報告 国際調査報告 ＬＩＳ　８８００２５３ Ｓ＾　２０８１０

Claims (12)

【特許請求の範囲】
1. （１）低い周波数の分解能を有するデータ波信号を発生し、データ波形の所望の 高い周波数の分解能を決定し、低い周波数のクロックを有し、定められた高い周 波数の分解能を得るために必要なデータ信号の修正を表す低い周波数の訂正信号 を発生し、 データ信号および訂正信号を高周波論理回路に伝送し、定められた高い周波数の 分解能に対するデータ信号を高周波論理回路で修正することを含む低い周波数の データ信号の分解能を増加する方法。
2. （２）低い周波数のデータ信号を修正するステップは、訂正信号に応答して高周 波論理回路を通る低い周波数のデータ信号のパスを選択的に修正することを含む 請求項１記載の方法。
3. （３）低い周波数のデータ信号を選択的に修正するステップは、低い周波数のデ ータ信号に可変数のレジスタを選択的に通過させるステップを含み、各レジスタ はそれに関連した遅延期間を有する請求項２記載の方法。
4. （４）低い周波数のデータ信号を修正するステップは、高周波クロック期間の１ つ分だけデータ信号を修正することを含む請求項１記載の方法。
5. （５）訂正信号を発生する前記ステップは、低い周波数のデータ信号の幅および 期間が予め定められた特性に分解されるかどうかを決定することを含む請求項１ 記載の方法。
6. （６）低周波訂正信号を発生するステップは、低い周波数のデータ信号の所望の 分解能に関する情報を受信し、 低い周波数の訂正信号を発生するために受信された情報を低周波数クロック信号 と結合することを含む請求項１記載の処理。
7. （７）低い周波数のデータ信号を高周波処理回路に伝送し、高周波クロック信号 を処理回路に伝送し、低い周波数の訂正信号を処理回路に伝送し、前記訂正信号 はデータ信号の高周波分解能を得るために必要なデータ信号の修正を表すもので あり、 データ信号の所望の分解能を得るために訂正信号に応答して処理回路において低 い周波数のデータ信号を選択的に修正することを含む低い周波数のデータ信号の 高周波分解能を得る方法。
8. （８）低い周波数のデータ信号を発生するための低周波信号発生器と、 低い周波数のデータ信号が予め定められた高周波分解能特性に分解するかどうか を決定し、低い周波数のデータ信号を予め定められた高周波分解能特性に分解す るために必要な修正に応答して低周波訂正信号を発生する低周波論理回路と、高 周波分解能を得るために前記低周波訂正信号に応答して前記低い周波数のデータ 信号を修正する高周波論理回路とを含む低い周波数のデータ信号の高周波分解能 を得るための回路。
9. （９）前記高周波論理回路は低い周波数のデータ信号パスと、訂正された低い周 波数のデータ信号を発生するために前記低い周波数のデータ信号パスを選択的に 修正する回路とを含む請求項８記載の装置。
10. （１０）前記高周波論理回路を通る前記低い周波数のデータ信号パスは、前記低 周波訂正信号に応答して修正される請求項８記載の装置。
11. （１１）前記高周波論理回路は、高周波クロック期間の１つ分だけ前記低い周波 数のデータ信号の期間を訂正する請求項８記載の装置。
12. （１２）前記高周波論理回路は、高周波クロック期間の１つ分だけ前記低い周波 数のデータ信号のパルス幅を訂正する請求項８記載の装置。