JPH08509108A - 合成クロック信号 - Google Patents

Abstract

(57)【要約】 本発明は合成クロック信号、ＣＬＳＹ、を提供し、これはひとつの単独信号でクロック信号と同期信号の両方を分配し、高いビットクロック周波数（ｆ_BCL）用の連続したビットクロック発生器内でのこの同期信号の検出が、クロック信号（ＣＬＳＹ）のエッジ上に存在する可能性のあるどの様な時間揺らぎも局所的に得られる同期信号（ＣＬＳＹ１）の検出に影響を与えないことを意味し、同期信号（ＳＹＮ１）で定義される各々のデータビットフレームが常にそのビットクロック周波数（ｆ_BCL）での正確な数のデータビットを含む。ビットクロック発生器は基本的にＰＬＬ回路、分周回路及びシフトレジスタ並びにＣＬＳＹ信号からそのフレーム基準を具備したビットクロック信号を生成するための論理ゲートを含み、ビットクロック発生器から更にビットクロック周波数に加えて、合成基準信号（ＣＬＳＹ）を通して転送される高周波システムクロックとまた外部時間領域の両方との関係で高い精度を有する同期パルスが得られる。

Description

【発明の詳細な説明】 合成クロック信号 産業上の利用分野 本発明はクロック制御信号の分野に関わり、更に詳細には例えば遠距離通信シ ステム内での分配されたクロック信号および同期信号を用いたタイミング、また 合成クロック信号、ＣＬＳＹ（クロック及び同期）を用いた、タイミングに関す る。 従来の技術 電話技術および遠距離通信分野では、通常一般的に何らかの形式のクロックそ して／または同期信号を分配する要求がある。この要求は特に大規模接続システ ム（大規模という言葉は物理的な意味を有する）、例えば種々のマルチプレクス 段を有する中継器で顕著である。 格納庫およびキャビネットの中に格納されている回路基板上に装着された回路 を含む大規模中継器の場合、比較的高い周波数クロック並びに、タイミングまた はフレーム決め等の基準としての比較的低い周波数の同期パルスを分配する必要 がある。 この目的のために格納庫およびキャビネットの中に格納されている遠距離通信 機器は、かなりの数量の伝送装置を、ケーブル、バックボード内のコネクタピン 及び電気的接点、バックボード内の導体等の形で含んでいる。これらの信号伝送 装置の全てで必要とされるスペースは共に広大でかつ高価である。コネクタ内の コネクタピンの数が、通常例えば中継器の大きさを制限する資源となる。 クロック信号および同期信号が全ての格納庫およびキャビネットに分配される ことを意図した従来のシステムでは、概して二本の同軸ケーブルまたはツイスト ペアケーブルが全ての受信機で使用されている。言葉を変えれば、一本の同軸ケ ーブルを高周波クロック用に、そしてもう一本の同軸ケーブルを同期クロック用 にである。 高周波クロックが同期パルスと一緒に分配されているクロック分配の場合は、 これは精度が非常に高くなければならないことを意味し、それは同期信号が誤っ た場所に到達したりまたは正しくないクロック立ち上がりまたはたち下がりとし て解釈されないようにするためである。なかんずく、このことはケーブル（クロ ックおよび同期信号供給）の長さの相互間の正確さ並びに、これらのケーブルと そのシステム内で別の方向に向けたその他のケーブル対との関係に対して高い要 求を課している。 更にこれに従って回路が実際に動作する、実際の高周波数クロック信号の分配 ではケーブル及び機器の選別とケーブルおよび機器の良好なアース取り等に対し て高い要求が課せられるが、これはＥＭＣ混信障害を回避し連続した機能が管理 されかつ維持されるようにするためである。 精密なクロック周波数を発生するための典型的な方法は、高周波発振器から発 し、その周波数を希望のクロック周波数に分周するやり方であって、これによっ て良好な安定性と、分周係数によって改善された分解能精度とが得られる。 クロック信号を分配させる典型的な方法は、低周波数のクロック信号を伝送し 、続いて高周波数を有するある種の発振器を制御しそこから希望のクロック周波 数が発生されるというものである。スウェーデン公報ＳＥ４０６，６５５はその 様な技術に対する特定の解決方法を開示している。米国公報ＵＳ−Ａ５，０７７ ，７３４はディジタルネットワーク内の小型構内交換機を開示しており、これは この技術を適用し低い基準周波数から少し高いクロック周波数を生成している。 フランス公報ＥＰ−Ａ１ ０，１９０，７３１はクロック信号と同期信号とを 送達する受信機ユニットを含む構成が開示されており、ここではその受信機ユニ ットはリピータを経由して送信機からクロック信号を受け取り、それに同期信号 が続いている。 最後に英国公報ＧＢ−Ａ ２，２１６，３６６はタイミング発生器を開示して おり、この中で合成ビットデータストリームが抜き出され、６４Ｋｈｚのデータ ビットクロック信号とこのビットストリームと同期するようにバイト毎にクロッ クするための８Ｋｈｚ信号との生成を促す；ここでこの様に生成されたクロック 信号は、たとえビットデータストリームが停止しても正しいクロックを提供し続 ける。この場合、この合成信号はバイナリー”１”に対するパルスの双極または 交互反転に基づいている。 先に述べた構成のいずれもが、例えば多数の基板を含み数百メガヘルツのオー ダのクロック周波数で同時に動作する遠距離通信機器内でのクロック信号の分配 を可能にするために必要な基本的な問題を解決はしていない。 発明の要約 本発明を実行する場合、合成基準信号，ＣＬＳＹ，が得られ、これはひとつの 単一信号を介して容易に外部クロック信号と同期信号との両方をこのＣＬＳＹ信 号の簡単な変調を通して分配し、ここで高いビットクロック周波数ｆ_BCLを発生 するための後続のビットクロック周波数発生器内の同期信号の検出の結果として 、基準信号ＣＬＳＹの立ち上がりまたはたち下がり上に存在するはずのどの様な 時間的な揺らぎも、二次的に得られる局所的同期信号の定義に影響を与えず、ま た局所的同期信号で定義される各々のデータビットフレームが常に正確に意図し た数のデータビットをそのビットクロック周波数ｆ_BCLで含むようになる。 本発明に依れば、ビットクロック周波数発生器は、ＰＬＬ回路、分周回路、シ フトレジスタおよびロジック回路を含み、基準信号上に格納されている同期情報 を解釈してＣＬＳＹ信号のクロック周波数よりもかなり高いビットクロック周波 数を生成し、このビットクロック周波数発生器から、その高周波数システムクロ ックとの関係並びに合成基準信号ＣＬＳＹ内の同期信号を通して転送される外部 時間領域との関係の両方と高い精度を有する同期パルスが得られる。 本発明に依れば、ＣＬＳＹは好適に５−１０メガヘルツの範囲に存在するクロ ック周波数を含み、一方ビットクロック周波数、すなわちシステム周波数は数百 メガヘルツのオーダであり、また一方で同時に同期周波数は数十キロヘルツまた はそれ未満のオーダにすぎない。 本発明は下記の特長を提供する： ・クロック信号がＥＭＣの観点から見て更に容易に分配される。分配媒体はシ ステムクロックと同期クロックとが別々に分配される場合と同様の精度を持つ必 要はない。これは、例えば単一の低品質光ケーブルの使用を可能とする。 ・機器並びにバックボード等のピン及び空間を節約する、何故ならば同一の物 理的信号経路がクロック信号並びに同期信号の両方に使用されるからである。 ・非常に良好な精度が実現できる、何故ならばフェーズロックトループ、ＰＬ Ｌ機器が局所的システムクロックと同期信号の両方をひとつの同一チップ上で生 成することを可能とするからである。 図示されたケースでは基準信号の周波数ｆは、例えば５．１２Ｍｈｚであり、 外部同期信号ＳＹＮ０は例えばクロック周波数の１／６４０の周波数ｆ_SYN0に相 当する。 図面の簡単な説明 続いて本発明を提出された例証的実施例と、添付図とを参照して説明する、そ の添付図は、 第１図は、一般的にまたブロック図形式で合成基準信号から同期信号と高周波 数ビットクロック信号とを生成するための発生器を図示する。 第２図は、本発明の例証的実施例を更に詳細に図示し、合成基準信号に含まれ ているクロック信号から高周波ビットクロック信号を得、また合成基準信号内の 同期信号からフレーム同期信号を得るための発生器を含む。 第３図は、第１図に基づく発生器内のビットクロック信号、第一クロック信号 、第二クロック信号、並びにストローブ信号の間の時間的な関係を図示する。 第４図は、基準信号が同期信号を定義する同期パターンを示す際の合成基準信 号と第一クロック信号、第二クロック信号、並びにストローブ信号の間の時間的 な関係を図示する。 発明を実施するための最良の方法 第１図は一般的にひとつのブロックを図示し、これは発生器ＧＥＮを表しこれ は同期信号ＳＹＮ１と高周波ビットクロック信号ＢＣＬとを合成基準信号ＣＬＳ Ｙから生成するように動作し、合成基準信号ＣＬＳＹは基本的に外部クロック信 号ＣＬ０を含む。図示されているケースでは、基準信号の周波数ｆ_CL0は、例え ば５．１２Ｍｈｚであり、外部同期信号ＳＹＮ０はクロック周波数の１／６４０ の周波数ｆ_SYN0、すなわち８Ｋｈｚに相当する。式ｆ_CL0＝Ｍ・ｆ_SYN0、で表現 されるように、図示された実施例のケースではＭは６４０に等しい。発生器ＧＥ Ｎの中では周波数ｆ_BCL＝１８４．３２Ｍｈｚを有する内部ビットクロック信号 ＢＣＬが生成されており、図示された実施例のケースでは、２Ｎは式ｆ_BCL ＝２Ｎ・ｆ_CL0の中で３６に等しく、従ってＮは１８に等しい。発生器ＧＥＮか らはまた周波数ｆ_SYN1＝８ＫｈＺを有する局所的同期信号ＳＹＮ１が送り出され ており、これはまたビットクロック信号ＢＣＬとその時間領域の中で関連してお り、同一時刻に外部同期信号ＳＹＮ０と合成基準信号ＣＬＳＹ内に格納されてい る同期信号ＳＹＮ０を検出するための発明された方法を通して関連している。 第２図は本発明の例証的実施例を図示し、これは第１図に示す発生器ＧＥＮを 含み、その主構成部品はビットクロック周波数ｆ_BCLを生成するための周波数並 びに位相ロック用ループＰＬＬ、周波数ｆ_BCLから二つの周波数ｆ_CL1並びにｆ_{CL 2} を生成するための二つの部分計数器を含む周波数分周器、ストローブ信号ＳＴ ＲＯＢ発生回路、四ビットｂ₁−ｂ₄を含むシフトレジスタＳＲおよび同期信号Ｓ ＹＮ１を生成するための単純なＡＮＤゲート形式のロジック回路とを含む。周波 数および位相ロック用ループまたは回路ＰＬＬはまた乗算比較器ＣＯＭＰ、低域 フィルタＬＰおよび電圧制御発振器ＯＳＣとを含む。ビットクロック周波数ｆ_{BC L} を生成する、周波数および位相ロック用ループＰＬＬは、当該技術分野で知ら れている任意の標準の回路を組み込んで構成されていてもかまわない。電圧制御 発振器から出力されるビットクロック信号ＢＣＬは部分計数器ＤＩＶ１内で係数 Ｎで、この係数は図示された実施例では整数１８に等しく、周波数ｆ_CL2に分周 され、その後この周波数f_CL2は第二部分計数器ＤＩＶ２で更に係数２で周波数ｆ_CL1 を得るために分周され、これが合成基準信号ＣＬＳＹ内のクロック周波数ｆ_{C L0} に等しくなる。従って図示された実施例では、ｆ_BCL＝１８４．３２Ｍｈｚ， ｆ_CL2＝１０．２４Ｍｈｚそしてｆ_CL1＝５．１２Ｍｈｚである。合成基準信号Ｃ ＬＳＹのクロック周波数ｆ_CL0は比較器の中で別の部分計数器からの周波数ｆ_CL1 と比較される。この比較器は位相差に比例した信号電圧を出力し、そしてこれは 低域フィルタＬＰを経由して電圧制御発振器を制御し、ｆ_CL1＝ｆ_CL0となるよう にすなわち信号間の位相差がゼロに近づくように努力する。低域フィルタは調整 ループを遅延させるように機能し、これは周波数ｆ_CL0の一時的なずれが直ちに 電圧制御発振器に影響を与えないことを意味する。これは位相制御ループＰＬＬ が平衡状態を獲得すると、周波数ｆ_BCLが、例えば信号ＣＬＳＹの一時的な欠損 の様な微少な混信障害の事態に際しても安定に保たれ、 そしたまた入力クロック信号ＣＬＯの中に時間的な揺らぎが生じても安定なビッ トクロック周波数が実際には得られることを意味している。 周波数ｆ_CL1、図示されたケースでは１０．２４Ｍｈｚを有する信号から開始 して、ストローブ信号ＳＴＲＯＢが生成され、これは基準信号ＣＬＳＹと一緒に 例えば、シフトレジスタＳＲに供給される、図示されている提出された実施例の ケースでは、これは四ビットｂ₁−ｂ₄を有する。ストローブ信号ＳＴＲＯＢはシ フトレジスタＳＲ内の四ビットｂ₁−ｂ₄をストローブし、シフトレジスタの出力 上に結果として生じる信号はＡＮＤゲートＧに出力され、これは図示された実施 例のケースでは最後の二つの出力、すなわちｂ₁並びにｂ₂からの出力はゲートＧ に信号を供給する前に反転される。結果的にこれはもしもシフトレジスタからの 四つの出力上にビットの組み合わせで００１１が同時にゲートＧに出力された時 に、ゲートが既知のパターンに従ってその入力の全てが高論理レベルにある間中 信号を出力する条件を与える。従って提出された実施例では、ＣＬＳＹ信号は、 同期信号と共同してバイナリ構造．．０１０１００１１０１０１....を有する。 基本的な例証的実施例に基づけば、原理的にシフトレジスタＳＲが同期信号を判 定可能なビット組み合わせ１１または００を検出するために必要なのはただ二ビ ットである。言葉を変えれば、同期信号の中で、ＣＬＳＹは全体としてみた場合 にＣＬＳＹの中で位相を保持するためにそれぞれの構造．．１０１０−１１０１ ０１．．及び．．０１０１００１０１０．．．を持つことが可能であり、その様 な実施例では論理ゲートＧを、好適にこれに代わってシフトレジスタＳＲから出 力されるビットの組み合わせ１１および００をそれぞれ検出するように構成する 方が有利であり、例えば二入力を有するＡＮＤゲートとしてまたはこれとは別に 二入力を有するＮＯＲゲートとして機能するように論理ゲートを構成する。同期 信号を定めるビットの数を増やすことによって、例えば提出された実施例のよう に四ビットとすることによって、同期信号として受け取られる信号を一時的な混 信障害で発生しない確かさが更に改善される。 信号シーケンスを更に図示する意図で、第３図は時間スライスを図示しこれは 信号ＢＣＬ，ＣＬ１，ＣＬ２およびＳＴＲＯＢを含み、これは２Ｎ＝１６の仮想 的なケースであって、すなわち生成された信号ＢＣＬの周波数は合成基準信号 ＣＬＳＹ内のクロック信号の周波数よりも十六倍高い。第３図から判るように、 ストローブ信号ＳＴＲＯＢは信号ＣＬ２を用いて従来的に生成され、ストローブ 信号はクロック信号ＣＬ１の各半周期の中心点に対して、従ってまた合成基準信 号ＣＬＳＹのクロック信号ＣＬ０に対して中心が取られるかほぼ中心が取られて おり、これはこれらの信号が周波数および位相ロック回路またはループＰＬＬの 動作結果と同時に生じるためである。このストローブ信号パルスは、例えば好適 にビットクロック信号ＢＣＬのパルス長に相当するパルス長を有し、既知の方法 で生成される。 第４図は合成基準信号ＣＬＳＹの時間スライスを図示し、同期信号ＳＹＮ０を 含む信号を示す。図はまた同じ時間スケールで、第２図および第３図を参照して 先に既に説明した信号、ＣＬ１，ＣＬ２及びＳＴＲＯＢを示す。ストローブ信号 ＳＴＲＯＢを信号ＣＬＳＹに作用させた結果のバイナリ値が、第４図の一番下に 示されている。信号ＣＬＳＹが第２図のシフトレジスタＳＲの中でＳＹＮ０と参 照される部分、これは図示された実施例の中では四ビット、ｂ₁−ｂ4を有する、 がシフトレジスタＳＲの中に配置されるようにシフトされ、そしてストローブ信 号ＳＴＲＯＢでストローブされた際に、バイナリ値ｂ₁＝０，ｂ₂＝０，ｂ₃＝１ そしてｂ₄＝１が並列で第２図のゲートＧの入力に伝達される。ｂ₁及びｂ₂に対 応するゲートの二つの入力が反転されているので、ゲートＧはその四つの入力の 全てに高論理レベルの信号を得るため、それに対応する信号をその出力ＳＹＮ１ 上に伝送する。シフトレジスタＳＲをストローブする事によって得られた信号は 、ストローブ信号ＳＴＲＯＢと同じパルス長を具備して好適に得られ、従ってゲ ートＧはまたビットクロック信号ＢＣＬの半周期の大きさと同じ程度のパルスを 生成する。当業者には明らかであろうが、例えば代わりにｂ₃及びｂ₄に対応する 二つの入力を反転して、ＡＮＤゲートＧの代わりにＮＯＲ型式ゲートを使用して も等しい結果が得られる。従ってシフトレジスタからの二つのビットｂ₃及びｂ₄ に対応するＡＮＤゲートの入力が代わりに反転されていると、ビット組み合わせ １１００に対する出力パルスを生成し、すなわち図示されている実施例のケース では、組み込まれている同期信号は信号ＣＬＳＹの中に高論理レベルの二倍の時 間間隔を有する信号と、続いて低論理レベルの二倍の時間間隔を有する 信号とを含み、ここで一時間間隔ｔは周波数ｆ_CL0またはｆ_CL1の半分に相当する 。 ストローブ信号ＳＴＲＯＢを信号ＣＬＳＹ内での二つの予想されるレベル変化 の間の中央に高い精度をもって配置することにより、たとえ合成基準信号内のク ロック信号ＣＬ０が強い時間揺らぎを有し、また高および低論理レベルの間の遷 移がはっきりしていなくても、同期信号ＳＹＮ０が検出またはストローブされる ことを保証する。本発明による方法は同期信号ＳＹＮ０の検出を保証しそして、 ストローブ信号ＳＴＲＯＢがビットクロック信号ＢＣＬの時間領域の中に配置さ れているので、同期信号ＳＹＮ１が自動的にビットクロック信号と関連づけられ 、従ってビットクロック信号ＢＣＬから、データフレーム用に正確に２Ｎ・Ｍク ロックパルスが得られることが保証され、これは同期信号ＳＹＮ０、すなわち周 波数ｆ_SYN1で定められる。従って周波数ｆ_SYN1は、ＳＹＮ１を生成する信号ＳＴ ＲＯＢがビットクロック信号ＢＣＬを分周して得られたときに、ビットクロック 信号の周波数ｆ_BCLに最大の時間分解能をもって完全にロックされる。図示され た実施例では、２Ｎは３６に等しく、そしてＭは６４０に等しく、これは１８４ ．３２Ｍｈｚのビットクロック周波数で８Ｋｈｚの同期周波数を有する各データ ビットフレーム毎に２３０４０クロックを供給し、これは安定して得られるが５ ．１２Ｍｈｚの周波数の転送基準クロックを具備し、これはより高い１８４．２ ４Ｍｈｚの周波数で実行された場合に比べてかなり良好なクロック分配条件をも たらす。 発明に基づくシステムに於いて、各々の基板はそれ自身のＣＬＳＹ信号を有す る。信号ＣＬＳＹｎ，ｎ＝１，２，３．．．を生成する際に、これらの相互の位 相関係は時間間隔ｔの半分以上はずれないことが保証されており、ここでｔはＣ ＬＳＹ信号内のクロック周波数ｆ_CL0の半周期に対応する。言葉を変えれば、Ｃ ＬＳＹｎはクロック周波数ｆ_CL0＝５．１２Ｍｈｚ、図示された実施例に基づけ ば、に於いて１／２ｔ＝４４ｎｓに適合した窓の中に配置されていなければなら ない。位相ロックループＰＬＬ内の低域フィルタＬＰを通して時定数を適切に選 択することにより、システム内のいずれの基板に対しても合成基準信号ＣＬＳＹ ｎをシステム内のいずれの場所からも何時でも切り替えることが可能で あり、これは重要な安全冗長性をこのシステム内に提供する。

Claims (1)

1. 【特許請求の範囲】 １．高周波ビットクロック発生器に対して合成クロック並びに同期信号を通し て共通フレーム基準を分配するための方法であって、クロック並びに同期信号が 合成基準信号（ＣＬＳＹ）として形成され、これは同時に二つの論理レベルの間 で変化する高周波数を具備した外部クロック信号（ＣＬ０）と、低周波数を有し 外部クロック信号として形成された高周波数の中に格納された外部同期信号（Ｓ ＹＮ０）とを含み、ここで外部クロック信号の周波数（ｆ_CL0）は同期信号の周 波数（ｆ_SYN）の整数Ｍ倍であり；そして 合成基準信号（ＣＬＳＹ）内の外部同期信号（ＳＹＮ０）が、基準信号のエッ ジで発生する可能性のあるどの様な位相揺らぎにも関係なく正確に復号されるこ とを、一次クロック信号の時間フレームの中に少なくとも二つの相互に順番に並 んだ同じ論理レベルの間隔を、好適に反対の論理レベルを有する同じ数の間隔を 続けて含み、ひとつのその様な間隔（ｔ）が一次クロック信号周波数（ｆ_CL0） の半周期に対応するという事実によって実現し；そして各々のその様な間隔（t ）が二つの予想される信号エッジの間の間隔の中央で検知されることを特徴とす る、前記方法。 ２．請求項第１項記載の方法であって、合成基準信号内のクロック信号から合 成基準信号を検出する際に、最初にビットクロック信号周波数（ｆ_BCL）が生成 され、これは合成基準信号（ＣＬＳＹ）内の外部クロック信号周波数（ｆ_CL0） に整数Ｎの二倍に等しい係数を掛けたものであり；同時に第一クロック信号周波 数（ｆ_CL1）がビットクロック周波数（ｆ_BCL）を２Ｎで割ることによって生成さ れ;第一クロック信号周波数が外部クロック信号周波数（ｆ_CL0）と周波数および 位相ロック回路で比較され；そして第二クロック信号周波数（ｆ_CL2）がビット クロック周波数（ｆ_BCL）をＮで割ることによって生成され、ここで第二クロッ ク信号周波数（ｆ_CL2）は合成基準信号（ＣＬＳＹ）内で同期信号（ＳＹＮ０） を検出するためのストローブ信号（ＳＴＲＯＢ）を生成するために使用されるこ とを意図していることを特徴とする、前記方法。 ３．請求項第２項記載の方法であって、ストローブ信号（ＳＴＲＯＢ）を第一 クロック信号周波数（f_CL1）に関連する時間間隔の半分のずれの範囲で、また同 時に外部クロック信号（ＣＬ０）を読みとるために、外部クロック周波数（ｆ_{CL 0} ）に関連して、立ち上がりまたはたち下がりエッジの間隔または、合成基準信 号（ＣＬＳＹ）内の外部基準信号（ＣＬ０）を形成し、その信号エッジが一般的 に揺らぎやすい二つの論理レベルの間の遷移の間隔の中央に整列させることを特 徴とする前記方法。 ４．請求項第３項記載の方法であって、外部同期信号（ＳＹＮ０）が合成基準 信号内のストローブ信号（ＳＴＲＯＢ）と近接して存在するように考慮され、同 一の論理レベルを有するいくつかの相互に順番に続く間隔、好適に反対の論理レ ベルを有する同じ数の間隔、が続く間に検出されることを特徴とする前記方法。 ５．請求項第３項記載の方法であって、外部同期信号（ＳＹＮ０）が合成基準 信号内のストローブ信号（ＳＴＲＯＢ）と近接して存在するように考慮され、同 一の論理レベルを有する二つの相互に順番に続く間隔、反対の論理レベルを有す る二つの間隔、が続く間に検出されることを特徴とする前記方法。 ６．請求項第４項または第５項記載の方法であって、一次クロック信号（ＣＬ ）の二倍である係数２Ｎでビットクロック信号（ＢＣＬ）を生成することにより 、常に正確に２Ｎ×Ｍデータビットを含む同期信号に対してデータビットフレー ムを獲得し、ビットクロック信号（ＢＣＬ）並びにフレーム同期信号（ＳＹＮ） が全体として十分な精度を有する合成基準信号（ＣＬＳＹ）として参照されるこ とを特徴とする前記方法。 ７．請求項第６項記載の方法であって、システム内の選択的基板を表す選択的 合成基準信号（ＣＬＳＹｎ，ｎ＝１，２，３．．）を用い、選択的合成基準信号 （ＣＬＳＹｎ）が互いに時間間隔（ｔ）の半分以下の時間差を有するときに、シ ステム内のビットクロック信号（ＢＣＬ）及びフレーム同期信号（ＳＹＮ１）を 生成することを特徴とする前記方法。 ８．合成基準信号（ＣＬＳＹ）を用いて、周波数（ｆ_BCL）を有する高周波ビ ットクロック信号（ＢＣＬ）を生成するための構成であって、前記構成が一般的 に比較器、低域フィルタ、発振器並びに分周器を含む位相ロック回路（ＰＬＬ） を含み、分周器が整数Ｎで分周しストローブ信号（ＳＴＲＯＢ）を生成するため に使用される第二クロック周波数（ｆ_CL2）を得るための第一分周器（ＤＩＶ１ ）に分割され；分周器がまた更に第二分周器（ＤＩＶ２）を含み、これは係数２ で分周して位相ロック回路で使用するための合成基準信号（ＣＬＳＹ）内の基準 周波数に等しい第一クロック周波数（ｆ_CL1）を得ることを特徴とする前記方法 。 ９．請求項第８項記載の構成であって、この構成が更に合成基準信号（ＣＬＳ Ｙ）内の同期信号（ＳＹＮ０）を定める信号内のビット数に対応する複数のステ ップを有するシフトレジスタ（ＳＲ）を含み、ここで合成基準信号（ＣＬＳＹ） がシフトレジスタに供給されそしてシフトレジスタはストローブ信号（ＳＴＲＯ Ｂ）でストローブして、生成されたビットクロック周波数（ｆ_BCL）と固定され た関係にある同期信号を検出しかつ生成するためのロジック回路（Ｇ）の入力を 生成することを特徴とする前記方法。 10．請求項第９項記載の構成であって、ロジック回路がシフトレジスタ（ＳＲ ）内のステップ数に対応する複数の入力を有し、好適にゲート回路の前半分また は後半分には反転器が具備されていて、合成基準信号から論理ゲート回路を用い て合成基準信号（ＣＬＳＹ）内の同期条件を得ることを特徴とする前記方法。 11．請求項第１０項記載の構成であって、合成基準信号（ＣＬＳＹ）内の同期 条件が同一の論理レベルを有するいくつかの相互に順番に連続した間隔が存在す ることによって定義され、好適にそれと反対の論理レベルを有する同一個数の間 隔がそれに続き、その様な間隔（ｔ）が一次クロック信号周波数（ｆ_CL0）の半 分に等しいことを特徴とする前記方法。 12．請求項第１０項記載の構成であって、合成基準信号（ＣＬＳＹ）内の同期 条件が同一の論理レベルを有する二つの相互に順番に連続した間隔が存在するこ とによって定義され、好適にそれと反対の論理レベルを有する２つの間隔がそれ に続き、その様な間隔（ｔ）が一次クロック信号周波数（ｆ_CL0）の半分に等し いことを特徴とする前記方法。 13．システム内で高い周波数（ｆ_BCL）を有する内部高周波ビットクロック信 号（ＢＣＬ）と内部同期信号（ＳＹＮ１）とを生成するために、クロック周波数 （ｆ_CL0）と同期信号（ＳＹＮ０）とで構成された基準信号（ＣＬＳＹ）であっ て、外部同期信号（ＳＹＮ０）が同一の論理レベルを有するいくつかの相互に順 番に連続した間隔（ｔ）が存在することによって定義され、好適にそれと反対の 論理レベルを有する同一個数の間隔がそれに続き、その様な間隔（ｔ）が一次ク ロック信号周波数（ｆ_CL0）の半分に等しいことを特徴とする前記方法。 14．請求項第１３項記載の基準信号であって、クロック信号（ＣＬ０）のクロ ック周波数（ｆ_CL0）用の時間フレームの中に、合成基準信号（ＣＬＳＹ）内の 同期信号（ＳＹＮ０）の特徴としてバイナリビット情報００１１が含まれている ことを特徴とする前記方法。 15．請求項第１３項記載の基準信号であって、クロック信号（ＣＬ０）のクロ ック周波数（ｆ_CL0）用の時間フレームの中に、合成基準信号（ＣＬＳＹ）内の 同期信号（ＳＹＮ０）の特徴としてバイナリビット情報１１００が含まれている ことを特徴とする前記方法。