CN1121755A - 复合时钟信号 - Google Patents

复合时钟信号 Download PDF

Info

Publication number
CN1121755A
CN1121755A CN94191854A CN94191854A CN1121755A CN 1121755 A CN1121755 A CN 1121755A CN 94191854 A CN94191854 A CN 94191854A CN 94191854 A CN94191854 A CN 94191854A CN 1121755 A CN1121755 A CN 1121755A
Authority
CN
China
Prior art keywords
signal
frequency
clsy
clock
reference signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN94191854A
Other languages
English (en)
Inventor
P·C·B·隆德
M·G·威廉森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Telefonaktiebolaget LM Ericsson AB
Original Assignee
Telefonaktiebolaget LM Ericsson AB
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Telefonaktiebolaget LM Ericsson AB filed Critical Telefonaktiebolaget LM Ericsson AB
Publication of CN1121755A publication Critical patent/CN1121755A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0614—Systems characterised by the synchronising information used the synchronising signal being characterised by the amplitude, duration or polarity
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)

Abstract

本发明提供复合时钟信号CLSY，它利用一个信号来分配时钟信号和同步信号，在后面的用于高比特定时频率(fBCL)的比特定时发生器中，对该同步信号的检测意味着可能在基准信号(CLSY)的边缘处出现的任何定时抖动将不会影响本地获得的同步信号(SYN1)的分辨率，其中，由该同步信号(SYN1)确定的每一数据位帧将总是按照比特定时频率(fBCL)包括精确数目的数据位。比特定时发生器主要包括PLL电路、分频电路和移位寄存器和逻辑门，利用CLSY-信号的帧基准从CLSY信号产生位比特定时信号，从比特定时发生器除了获得比特定时频率外，还获得相对于高频系统时钟和相对于通过复合基准信号(CLSY)变换的外部时域都具有高的精度的同步脉冲。

Description

复合时钟信号
技术领域
本发明涉及时钟控制信号领域，特别涉及利用在例如电信系统中的分布时钟信号和同步信号以及利用复合时钟信号CLSY(“时钟”和“同步”)进行定时。背景技术
在电话和电信范围内，通常需要进行某种形式的时钟和/或同步信号的分配。在大的被连接系统(“大”具有物理含义)、例如包括各种多路复用级的交换设备中这种需要尤为广泛。
在包括固定在电路板上的电路的大的交换设备的情况下，电路板安放在箱体和机壳内，需要对相对较高频率的时钟和较低频率的定时或同步脉冲进行分配，以便作为进行形成帧的基准等。
为此，安装在箱体或机壳内的电信设备包括相当数量的电缆形式的传输装置、在后面板上的连接器引脚以及在后面板上的电触头和导线等。所有这些信号传输设备所需的空间很大并且很昂贵。例如，连接器中连接器引脚的数目通常是限制开关尺寸的资源。
在早期的给所有箱体和机壳分配时钟信号和同步信号的系统中，作为规则，所有接收机使用了两根同轴电缆或双绞线电缆。换句话说，一根同轴电缆用于高频时钟而另一根双绞线电缆用于同步时钟。
在高频时钟与同步脉冲一道被分配的时钟分配方案中，这就意味精度必须非常高，以便同步信号不到达错误的地方或在错误的时钟波前或边缘被解释。这就尤其对电缆(时钟和同步信号的提供)长度的相互精度以及这些电缆相对于到达系统其它目的地的其它电缆对的相互关系提出了较高的要求。
此外，电路利用其实际进行操作的实际高频时钟信号的分配也对电缆和设备的良好接地等以及电缆和设备的屏蔽提出了较高的要求，因此能够避免EMC干扰并能够控制和保持连续的功能。
产生精确的时钟频率的常用方法是从高频振荡器出发，将频率分成为所需的时钟频率，获得的频率具有良好的稳定性和已被分频系数改善了分辨率精度。
分配时钟信号的常用方法也是传送较低频率的时钟信号，该时钟信号然后又控制某种从中产生了所需时钟频率的具有较高频率的振荡器。瑞典专利SE 406,655公开了用于这种技术的特殊解决方案。美国专利US—A5,077,734公开了应用这种技术，根据较低的基准频率产生略微高些的时钟频率的数字网络中的小型专用交换机。
法国专利EP—A10,190,731公开了包括提供时钟信号和同步信号的接收器部件的装置，在该装置中，该接收器部件通过中继器从发射器获得被同步信号跟随的时钟信号。
最后，英国专利GB—A2,216,366公开了一时序发生器，在该时序发生器中，取出复合比特数据流并使其产生64KHz和8KHz信号的数据比特定时(clocking)信号，以便使字节与这一位流进行同步定时，如此产生的定时信号即使当比特数据流停止时也继续提供正确的定时。这一情形中，复合信号基于二进制值“1”的脉冲的双向或交替变换。
上述专利都没有完全解决在利用数量级为几百兆赫兹的时钟频率进行操作的同时需要在例如可以包括许多电路板的电信设备中进行时钟信号分配的基本问题。发明概述
实施本发明将获得复合基准信号CLSY，通过对这一CLSY信号进行简单调制就可以容易地利用一个信号来分配外部时钟信号和同步信号，在后面的用于产生高的比特定时频率fBCL的比特定时频率发生器中对同步信号进行检测将产生这样的结果，即可能在基准信号CLSY的波前或边缘后出现的任何定时抖动将不会影响第二次获得的本地同步信号的分辨率，由本地同步信号确定的每一数据比特帧将总是按照位定时频率fBCL精确地包含预定数目的数据位。
根据本发明，包括PLL电路、分频电路、移位寄存器和逻辑电路的比特定时频率发生器译码被包括在基准信号中的同步信息并产生比CLSY信号的时钟频率高得多的比特定时频率，由此从比特定时频率发生器获得相对于其高频系统时钟和相对于利用在复合基准信号CLSY中的同步信号变换的外部时域都具有高的精度的同步脉冲。
根据本发明，CLSY包括最好只在5-10兆赫兹范围内的时钟频率，而比特定时频率，即系统频率的数量级为几百兆赫兹，与此同时，同步频率的数量级可以仅为约几万赫兹或更低。
本发明具有以下优点：
从EMC的观点来看，时钟信号的分配更容易了。分配媒介不必与单独地分配系统时钟和同步时具有相同的精度。这就可以例如使用一根低质量的光缆。
因为同一物理信号路径用于时钟信号和同步信号，所以在设备和后面板等中节省了引脚和空间。
因为可以用锁相环、即PLL器件在同一芯片上产生本地系统时钟和同步信号，所以能够获得非常好的精度。
在上述情形中，基准信号的频率f例如是5.12MHz而外部同步信号SYN0的频率fSYN0例如相当于时钟频率的1/640，即8KHz。附图概述
现在将参考具有参考图的优选示例性实施例来描述本发明，其中
图1概括地以方框图的形式表示根据复合基准信号产生同步信号和高频比特定时信号的发生器；
图2较详细地表示本发明的示范性实施例，该实施例包括从被包含在复合基准信号中的时钟信号获得高频比特定时信号以及从复合基准信号中的同步信号获得帧同步信号的发生器；
图3表示在图1的发生器中的比特定时信号、第一时钟信号、第二时钟信号和选通信号之间的时间关系；
图4表示当基准信号呈现确定同步信号的同步模式时，复合基准信号和第一时钟信号之间以及第二时钟信号和选通信号之间的时间关系。实施本发明的最佳方式
图1概括地表示根据主要由外部时钟信号CL0组成的复合基准信号CLSY产生同步SYN1和高频比特定时信号BCL的发生器GEN。在所示的情形中，基准信号的频率fCL0例如是5.12MHz，而外部同步信号SYN0的频率fSYN0例如相当于时钟频率的1/640，即8KHz。在所示实施例的情形中，当用公式fCL0＝M·fSYN0时，M将等于640。发生器GEN产生了具有频率fBCL＝184.32MHz的内部比特定时信号BCL，并且在所示实施例的情形中，公式fBCL＝2NfCL0中的2N将等于36，因此N等于18。发生器GEN还产生了具有频率fSYN1＝8KHz的本地同步信号SYN1，该信号SYN1在其时域也与比特定时信号BCL相关，与此同时，还利用发明的检测被包括在复合基准信号CLSY中的同步信号SYN0的方法与外部同步信号SYN0相关。
图2表示本发明的示范性实施例，其包括图1所示发生器GEN，其主要部件包括产生比特定时频率fBCL的频率和锁相环PLL，由根据频率fBLC产生两个频率fCL1和fCL2的两个部分计数器组成的分频器，产生选通信号STROB的电路，包含4个比特b1-b4的移位寄存器SR，以及为简单的“与”门形式、用于产生同步信号SYN1的逻辑电路。频率和锁相环路或电路PLL还包括乘法比较器COMP，低通滤波器LP和压控振荡器OSC。产生比特定时频率fBCL的频率和锁相环PLL可以采用本领域已知的任何标准电路方案。压控振荡器输出的比特定时信号BCL在部分-计数器DIV1，中被系数N除，以便得到频率fCL2，在所示实施例中，该系数等于整数18，此后频率fCL2在第二部分-计数器DIV2中再被系数2除，以便获得频率fCL1，它应当等于复合基准信号CLSY中的时钟频率fCL0。因此，在该示范性实施例中，fBCL＝184.32MHz，fCL2＝10.24MHz而fCL1＝5.12MHz。复合基准信号CLSY的时钟频率fCL0在比较器中与来自另一部分-计数器的频率fCL1比较。该比较器输出正比于相位偏移的信号电压，并且通过低通滤波器LP设法控制压控振荡器，以使fCL1＝fCL0且信号之间的相位差将接近零。低通滤波器的作用是降低调整环路的调整速度，这意味着频率fCL0的暂时偏离不会立即影响压控振荡器。这就意味着一旦相位控制环路PLL已达到平衡状态，则即使在微小干扰、例如信号CLSY暂缺的情况下频率fBCL也将保持稳定，还意味着即使在输入的时钟信号CL0中出现了定时抖动也将实际获得稳定的比特定时频率。
利用具有频率fCL1的信号-在所示情形中为10.24MHz的频率-产生了选通信号STROB，该选通信号STROB和基准信号CLSY一起输入给例如移位寄存器SR，在所示最佳实施例的情形中，该移位寄存器SR具有4个比特b1—b4。选通信号STROB选通移位寄存器SR中的4个比特b1—b4，在移位寄存器的输出端获得的信号输入给“与”门G，在所示实施例的情形中，在将信号输入给门G之前反相最后的两个输出，即来自输出b1和b2的信号。因此，这就产生了这样的状态，即如果同时地给门G传送在移位寄存器的4个输出端处的位组合0011，则该门将按照已知的方式在其所有输入都具有高逻辑电平的时间内输出信号。因此，在最佳实施例中，CLSY信号具有与同步信号相关的二进制排列…010100110101……。根据基本的示范性实施例，为了检测能够确定同步信号的比特组合11或00，移位寄存器SR原则上只需要两个比特。换句话说，在同步信号中，为了如完全地看出的那样在CLSY中保持相位不变，CLSY可以分别具有排列…1010-110101…和…0101001010…，并且在这样的实施例中，通过使逻辑电路，例如交替地作为具有两输入的“与”门和作为具有两输入的“或非”门起作用，来构成逻辑电路G来分别检测由移位寄存器SR恰当地交替输出的位组合11和00将是有利的。如在最佳实施例中那样地将确定同步信号的比特数目增大为例如4位，就进一步改善了暂时干扰将不会产生被认为是同步信号的可靠性。
为了进一步说明信号序列，图3表示了包括在假想的2N＝16的情况下的，包括信号BCL、CL1、CL2和STROB的时间片，即被产生的信号BCL的频率是复合基准信号CLSY中的时钟信号的频率的16倍。从图3看出，利用信号CL2按常规方式产生了选通信号STROB，并且该选通信号将位于或基本上位于时钟信号CL1各个半周期的中部，由于因为频率和相位锁定电路或环路PLL的作用，时钟信号CL1和复合基准信号CLSY中的时钟信号CL0是重合的，所以该选通信号也因此位于时钟信号CL0各个半周期的中部。选通信号脉冲的脉冲宽度例如可以方便地相当于比特定时信号BCL的脉冲宽度，并且可以按照已知的方式来产生。
图4表示复合基准信号CLSY的时间片，并且表示了包括同步信号SYN0的信号。该图还以相同的时间比例表示了根据以上参看图2和图3已进行的描述所获得的信号CL1、CL2和STROB。利用选通信号STROB对信号CLSY进行的选通的二进制结果示于图4的下部。当信号CLSY已在图2的移位寄存器SR中被移位，因此标为SYN0的部分-它在所示实施例中的长度为4个位b1-b4-位于移位寄存器SR中并且被选通信号STROB选通时，二进制值b1＝0，b2＝0，b3＝1和b4＝1就被并行地传送给图2的门G的输入端。由于该门相应于b1和b2的两输入已被反相，所以门G将在其全部4个输入端上得到高逻辑电平的信号，由此在其输出端SYN1输出相应的信号。选通移位寄存器SR输出的信号的脉冲宽度可以相适应地与选通信号STROB的脉冲宽度相同，且门G由此也将产生宽度约为比特定时信号BCL的半个周期的数量级的脉冲。例如反相相应于b3和b4的两个输入，并且例如使用“或非”门来代替“与”门G具有同样的效果，这对本领域的技术人员来说是显而易见的。相应地，其相应于移位寄存器的两个位b3和b4的输入的与门被反相，将产生位组合1100的输出脉冲，即在所示实施例的情形中，被包含的同步信号是由在信号CLSY中具有两个时间间隔的信号组成的，在高逻辑电平后是低逻辑电平的两个时间间隔，一个时间间隔t相当于频率fCL1或fCL1的半个周期。
通过高精度地使选通信号STROB位于信号CLSY中的两种预期电平变化的中间，就能够保证即使复合基准信号中的时钟信号CL0具有很强的计时抖动和很模糊地确定的高低逻辑电平间的转换也能够检测或选通同步信号SYN0。发明的方法保证了同步信号SYN0的检测，因为选通信号STROB位于比特定时信号BCL的时域内，所以同步信号SYN1自动地与比特定时信号相关，由此保证了将从比特定时信号BCL精确地获得被同步信号SYN0，即被频率fSYN1确定的数据位帧的2N·M个时钟脉冲。当通过分频比特定时信号BCL获得了产生SYN1的信号STROB时，就以最大的时间分辨率同时将频率fSYN1完全锁定到比特定时信号的频率fBCL。在示范性实施例中，2N等于36而M等于640，该实施例以184.32MHz的比特定时频率为具有8KHz的同步频率和被稳定地获得的但具有主要以5.12MHz的频率运行的转移基准时钟的每一数据位帧提供了23040个时钟脉冲，如果以高于184.24MHz的频率实施该实施例将提供更好的时钟分配条件。
在发明的系统中，每一电路板可以具有其自己的CLSY信号。当产生信号CLSYn，n＝1，2，3…时，应当保证它们的相互相位关系的偏离将不大于半个时间间隔t，t相当于CLSY信号中的时钟频率fCL0的半个周期。换句话说，根据所示实施例，CLSYn必须以定时频率fCL0＝5.12MHz位于宽为1/2t＝44ns的窗口内。通过利用在锁相环PLL内的低通滤波器LP适当地选择时间常数，则系统中的任何电路板就能够在任何时刻从该系统中的任一电路板接收复合基准信号CLSYn，这就在这样的系统中提供了重要的安全冗余。

Claims (15)

1.通过以复合时钟和同步信号为媒体，分配高频比特定时发生器的公共帧基准的方法，其特征在于：该时钟和同步信号被作为复合基准信号(CLSY)来形成，该复合基准信号(CLSY)同时包括以高的频率在两种逻辑电平之间交替的外部时钟信号(CL0)和具有低的频率并被包含在形成外部时钟信号的高频信号中的外部同步信号(SYN0)，外部时钟信号的频率(fCL0)是同步信号的频率(fSYN)的整数M倍；并且
其特征还在于：由于复合基准信号(CLSY)中的外部同步信号(SYN0)在主时钟信号的时间帧内至少包括具有相同逻辑电平的两个相互顺序的时间间隔，后面最好是相应个数的具有相反逻辑电平的时间间隔，所以不管在基准时钟信号的边缘出现任何相位抖动，都能够高精度地对其进行译码，一个这样的时间间隔(t)相当于主时钟信号频率(fCL0)的一个半周期；其特征还在于，在两个预期的信号边缘之间的时间间隔的中间，检测每一个这样的时间间隔(t)。
2.权利要求1的方法，其特征在于：当根据复合基准信号中的时钟信号检测复合基准信号时，首先产生是复合基准信号(CLSY)中的外部时钟信号频率(fCL0)的整数2N倍的比特定时信号频率(fBCL)；与此同时，通过用2N除比特定时频率(fBCL)来产生第一时钟信号频率(fCL1)；其特征还在于，在频率和相位锁定电路中，将第一时钟信号频率与外部时钟信号频率(fCL0)进行比较；还在于，通过用N除比特定时频率(fBCL)来产生第二时钟信号频率(fCL2)，其中，该第二时钟信号频率(fCL2)用来产生对复合基准信号(CLSY)中的同步信号(SYN0)进行检测的选通信号(STROB)。
3.权利要求2的方法，其特征在于，通过在与第一时钟频率(fCL1)并且又同时与外部时钟频率(fCL0)相关的半个时间间隔的范围内调整选通信号(STROB)来在复合基准信号(CLSY)中形成外部时钟信号(CL0)的两逻辑电平之间的正负边缘或转换之间的中部的时间间隔内读出外部时钟信号(CL0)，其信号的边缘一般会抖动。
4.权利要求3的方法，其特征在于，外部同步信号(SYN0)被看作在复合基准信号中接近选通信号(STROB)，并在具有相同逻辑电平的几个顺序时间间隔内被检测，该几个顺序时间间隔的后面是具有相反逻辑电平的相应个数的时间间隔。
5.权利要求3的方法，其特征在于，外部同步信号(SYN0)被看作在复合基准信号中接近选通信号(STROB)，并在具有相同逻辑电平的两个顺序时间间隔内被检测，该两个顺序时间间隔的后面是具有相反逻辑电平的两个时间间隔。
6.权利要求4或5的方法，其特征在于，通过利用是主时钟信号(CL)频率的2N倍的比特定时信号(BCL)，相对于总是精确地包括2N×M个数据位的同步信号获得了数据比特帧，且其特征在于，比特定时信号(BCL)和帧同步信号(SYN)以足够的精度用复合基准信号(CLSY)来表示。
7.权利要求6的方法，其特征在于，当选择的复合基准信号(CLSYn)相互间的时间差小于半个时间间隔(t)时，就用代表系统中的选择的电路板的选择的复合基准信号(CLSYn，n＝1，2，3…)来产生系统中的比特定时信号(BCL)和帧同步信号(SYN1)。
8.利用复合基准信号(CLSY)产生具有频率(fBCL)的高频比特定时信号(BCL)的装置，所述装置包括锁相电路(PLL)，该锁相电路(PLL)通常包括比较器、低通滤波器、振荡器和分频器，所述装置特征在于，分频器分为用整数N分频的第一分频器(DIV1)，用来获得用来产生选通信号(STROB)的第二时钟频率；分频器还包括用系数2分频的另一第二分频器(DIV2)，用来获得在锁相电路中使用的、等于复合基准信号(CLSY)中的基准频率的第一时钟频率(fCL1)。
9.权利要求8的装置，其特征在于，还包括移位寄存器(SR)，该移位寄存器(SR)的移位步数相当于确定复合基准信号(CLSY)中的同步信号(SYN0)的信号的位数，其中复合基准信号(CLSY)输入给该移位寄存器，该移位寄存器利用选通信号(STROB)进行选通，产生逻辑电路(G)的输入，以便按照与产生的比特定时频率(fBL)的锁定关系检测和产生同步信号。
10.权利要求9的装置，其特征在于，逻辑门电路的输入个数相当于移位寄存器(SR)的移位步数，其中最好给该门电路的第一个半数输入或第二个半数输入提供反相装置，以便利用该逻辑门电路从复合基准信号获得复合基准信号(CLSY)中的同步状态。
11.权利要求10的装置，其特征在于，复合基准信号(CLSY)中的同步状态由若干个具有相同逻辑电平的顺序时间间隔来确定，最好其后面是相应个数的具有相反逻辑电平的时间间隔，其中一个这样的时间间隔(t)等于主时钟信号频率(fCL0)的半个周期。
12.权利要求10的装置，其特征在于，复合基准信号(CLSY)中的同步状态由两个具有相同逻辑电平的顺序时间间隔来确定，其后面是两个具有相反逻辑电平的时间间隔，其中一个这样的时间间隔(t)等于主时钟信号频率(fCL0)的半个周期。
13.由具有时钟频率(fCL0)的时钟信号(CL0)和同步信号(SYN0)组成的，用于产生系统中的具有高的频率(fBCL)的内部高频比特定时信号(BCL)和内同步信号(SYN1)的基准信号(CLSY)，其特征在于，外部同步信号(SYN0)由具有相同逻辑电平的顺序时间间隔(t)来确定，最好其后面是相应个数的具有相反逻辑电平的时间间隔，其中一个这样的时间间隔(t)等于主时钟信号频率(fCL0)的半个周期。
14.权利要求13的基准信号，其特征在于，在时钟信号(CL0)的时钟频率(fCL0)的时间帧中包括作为复合基准信号(CLSY)中的同步信号(SYN0)的特性的二进制位信息0011。
15.权利要求13的基准信号，其特征在于，在时钟信号(CL0)的时钟频率(fCL0)的时间帧中包括作为复合基准信号(CLSY)中的同步信号(SYN0)的特性的二进制位信息1100。
CN94191854A 1993-04-21 1994-04-06 复合时钟信号 Pending CN1121755A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SE9301327-4 1993-04-21
SE9301327A SE501156C2 (sv) 1993-04-21 1993-04-21 Referenssignal sammansatt av klocksignal och synkroniseringssignal, anordning och förfarande för synkronisering m.h.a. referenssignal

Publications (1)

Publication Number Publication Date
CN1121755A true CN1121755A (zh) 1996-05-01

Family

ID=20389653

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94191854A Pending CN1121755A (zh) 1993-04-21 1994-04-06 复合时钟信号

Country Status (13)

Country Link
US (1) US5724360A (zh)
EP (1) EP0695487B1 (zh)
JP (1) JPH08509108A (zh)
KR (1) KR100311591B1 (zh)
CN (1) CN1121755A (zh)
AU (1) AU675840B2 (zh)
BR (1) BR9406331A (zh)
CA (1) CA2159190A1 (zh)
DE (1) DE69430055D1 (zh)
FI (1) FI954971A (zh)
NO (1) NO954086L (zh)
SE (1) SE501156C2 (zh)
WO (1) WO1994024793A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3976362B2 (ja) * 1996-10-16 2007-09-19 ローム株式会社 移動体通信の受信回路
SE504920C2 (sv) 1995-09-29 1997-05-26 Ericsson Telefon Ab L M Förfarande och system för redundant klockdistribution till telekommunikationsutrustningar i vilka byte av vald klocksignal bland de inkommande klocksignalerna ständigt sker
SE506739C2 (sv) 1995-09-29 1998-02-09 Ericsson Telefon Ab L M Drift och underhåll av klockdistributionsnät med redundans
IT1305801B1 (it) 1998-05-19 2001-05-16 Strato Srl Profilo a struttura multipla per la produzione di serramenti
US6188286B1 (en) * 1999-03-30 2001-02-13 Infineon Technologies North America Corp. Method and system for synchronizing multiple subsystems using one voltage-controlled oscillator
US20020157111A1 (en) * 2001-04-20 2002-10-24 Reams David Anthony Television program-related coupon hyperlink system
DE10157331A1 (de) * 2001-11-23 2003-05-28 Thomson Brandt Gmbh Gerät zur Aufzeichnung oder Wiedergabe von Informationen mit Mitteln zur Signalerzeugung aus einem Wobbelsignal
US7292876B2 (en) * 2002-10-08 2007-11-06 Sonion Nederland B.V. Digital system bus for use in low power instruments such as hearing aids and listening devices
CN101958786B (zh) * 2009-07-16 2014-01-01 中兴通讯股份有限公司 一种产生定时信号的方法和装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3980953A (en) * 1973-05-14 1976-09-14 Ns Electronics Delta modulation system employing digital frame averaging
SE406655B (sv) * 1976-10-08 1979-02-19 Ellemtel Utvecklings Ab Anordning for overforing av bestemda klocksignaler i en klocksignalserie med hjelp av signaler av legre frekvens i synnerhet for att ur nemnda signaler av legre frekvens utvinna veldefinerade pulser for styrning av ...
US4124778A (en) * 1977-11-02 1978-11-07 Minnesota Mining And Manufacturing Company Digital frame synchronizing circuit
FR2450835A2 (fr) * 1978-04-14 1980-10-03 Synthelabo Derives de la tetrahydroalstonine et leur application en therapeutique
US4314368A (en) * 1978-10-12 1982-02-02 Decoursey Calvin H Receiver for pulse code multiplexed signals
US4234957A (en) * 1978-12-04 1980-11-18 Gte Automatic Electric Laboratories Incorporated Method and apparatus for generating timing phase error signals in PSK demodulators
US4450572A (en) * 1982-05-07 1984-05-22 Digital Equipment Corporation Interface for serial data communications link
US4611325A (en) * 1984-12-21 1986-09-09 Gte Communication Systems Corporation DTMF receiver sense and control arrangement
US4651320A (en) * 1984-12-24 1987-03-17 American Telephone And Telegraph Company Inband coding of secondary data
FR2577089B1 (fr) * 1985-02-07 1987-03-06 Thomson Csf Mat Tel Dispositif de transmission d'un signal d'horloge accompagne d'un signal de synchronisation
US5163072A (en) * 1986-07-23 1992-11-10 Optical Communications Corporation Optical communications transmitter and receiver
US4759041A (en) * 1987-02-19 1988-07-19 Unisys Corporation Local area network control system synchronization with phase-lock loop
JP2540850B2 (ja) * 1987-03-25 1996-10-09 ソニー株式会社 半導体レ−ザ
US4933955A (en) * 1988-02-26 1990-06-12 Silicon General, Inc. Timing generator
JPH0797328B2 (ja) * 1988-10-25 1995-10-18 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン フオールト・トレラント同期システム
US4926447A (en) * 1988-11-18 1990-05-15 Hewlett-Packard Company Phase locked loop for clock extraction in gigabit rate data communication links
JPH02179046A (ja) * 1988-12-28 1990-07-12 Nec Corp 信号符号化方式
US5241543A (en) * 1989-01-25 1993-08-31 Hitachi, Ltd. Independent clocking local area network and nodes used for the same
US5077724A (en) * 1989-05-22 1991-12-31 Del Mar Avionics Optical tape cartridge
JP2777929B2 (ja) * 1990-07-04 1998-07-23 富士通株式会社 非同期信号抽出回路
US5184350A (en) * 1991-04-17 1993-02-02 Raytheon Company Telephone communication system having an enhanced timing circuit
JPH0522262A (ja) * 1991-06-21 1993-01-29 Matsushita Electric Ind Co Ltd データ伝送方式および送信装置と受信装置ならびに伝送制御方式
EP0880248A1 (en) * 1991-08-30 1998-11-25 Nec Corporation Circuit for detecting synchronizing signal in frame synchronization data transmission

Also Published As

Publication number Publication date
SE501156C2 (sv) 1994-11-28
FI954971A0 (fi) 1995-10-18
JPH08509108A (ja) 1996-09-24
AU675840B2 (en) 1997-02-20
DE69430055D1 (de) 2002-04-11
KR960702234A (ko) 1996-03-28
EP0695487B1 (en) 2002-03-06
AU6585394A (en) 1994-11-08
KR100311591B1 (ko) 2001-12-17
NO954086D0 (no) 1995-10-13
CA2159190A1 (en) 1994-10-27
WO1994024793A1 (en) 1994-10-27
EP0695487A1 (en) 1996-02-07
FI954971A (fi) 1995-10-18
SE9301327D0 (sv) 1993-04-21
BR9406331A (pt) 1995-12-26
SE9301327L (sv) 1994-10-22
NO954086L (no) 1995-12-08
US5724360A (en) 1998-03-03

Similar Documents

Publication Publication Date Title
EP0726662B1 (en) Receiver and transmitter-receiver
US4151373A (en) Data transmission system
US6816818B2 (en) Method, clock generator module and receiver module for synchronizing a receiver module
US6188286B1 (en) Method and system for synchronizing multiple subsystems using one voltage-controlled oscillator
JP2933751B2 (ja) デジタルデータの検出回路及びその検出方法
CN109217852A (zh) 用于脉宽调制时钟信号的解调器
CN1121755A (zh) 复合时钟信号
KR840004839A (ko) 단일모선에서의 전송정보의 등기화장치
EP0503657B1 (en) Pulse stuffing apparatus and method
US6339628B1 (en) Payload relative position change requesting apparatus and transmission apparatus containing the same
US6219395B1 (en) Phase alignment of frames in computer telephony busses
CN113541915B (zh) 一种宽动态范围的快速时钟恢复实现方法及装置
KR19990063893A (ko) 클럭선택기 시스템
US4910755A (en) Regenerator/synchronizer method and apparatus for missing-clock timing messages
JPH03119843A (ja) マルチプレクスシステムのクロツク信号供給装置
GB2128824A (en) Clock pulse generation circuit
US20020067737A1 (en) Arrangement and method for transmitting data over a TDM bus
EP1419600B1 (en) Telecommunications network
KR940010201B1 (ko) 전송장치의 병렬처리 방식에 의한 ds3/ds4 신호의 다중화 회로
US5943373A (en) External protocol hooks system and method
Yamashita et al. Clock frequency synchronization using high‐speed digital networks
KR0114363Y1 (ko) 비트 누설 보상회로
KR950002305B1 (ko) 수신데이타에 의한 동기클록발생회로
Abeysekera et al. A novel technique for the analysis of jitter resulting in pulse stuffing schemes
JPS60247343A (ja) 同期クロツク発生回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C01 Deemed withdrawal of patent application (patent law 1993)
WD01 Invention patent application deemed withdrawn after publication