KR940010201B1 - 전송장치의 병렬처리 방식에 의한 ds3/ds4 신호의 다중화 회로 - Google Patents

전송장치의 병렬처리 방식에 의한 ds3/ds4 신호의 다중화 회로 Download PDF

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Abstract

내용 없음.

Description

전송장치의 병렬처리 방식에 의한 DS3/DS4 신호의 다중화 회로
제 1 도는 종래의 회로도.
제 2 도는 본 발명에 따른 회로도.
본 발명은 전송장치의 다중화 회로에 관한 것으로, 특히 병렬처리 다중화 방식에 의해 동작 속도를 조걸하여 DS3를 DS4로 다중화시켜 시스템의 신뢰성을 향상시킬 수 있는 전송장치의 병렬처리 방식에 의한 DS3/DS4 신호의 다중화 회로에 관한 것이다.
종래의 DS3의 신호를 DS4로 다중화시키기 위해서는 종속 신호인 데이터단(DATA)의 신호와 클럭단(CLK)의 기본 구동 클럭신호가 제 1 도의 동기화기(101-103)로 입력된다. 상기 동기화기(101-103)에서는 마스터 클럭발생기(106)에서 발생되는 클럭을 받아 읽기 클럭발생기(104)에 의해 상기 동기화기(101-103)에 리드 클럭을 제공하는데, 상기 동기화기(101-103)에서는 상기 클럭단(CLK)의 신호와 읽기 클럭발생기(104)에 제공된다. 이때 읽기 클럭발생기(104)에서 발생되는 클럭의 위상 오차신호가 발생될 때 상기 클럭발생 위상오차에 따른 오차 보정을 위해 동기화 보상요구 신호가 발생되어 읽기 클럭발생기(104)에서는 상기 위상오차가 보상된 리드 클럭을 동기화기(101-103)에 제공된다.
한편, 어드레스발생기(107)는 프레임 조건할당을 위한 어드레스 신호가 발생되어 읽기 클럭발생기(104)에 제공된다. 이때 프레임 조건이 할당되어 다중화부(105)에 제공되며 상기 동기화기(101-103)의 출력 신호에 유지보수 신호가 삽입되어 프레임 포맷에 맞는 DS4 신호를 발생한다.
즉, 종속 신호인 데이터단(DATA)의 DS3 신호와 클럭단(CLK)의 클럭이 동기화기(101-103)로 입력된다. 마스터 클럭발생기(106)에서 발생되는 마스터 클럭에 의하여 프레임 포맷에 맞게 분주된 계수기(108)의 출력은 오우버헤드비트자리를 만들기 위한 어드레스발생기(107)의 어드레스 신호로 사용된다. 또한 마스터 클럭발생기(106)에서 발생되는 마스터 클럭중에서 오우버헤드비트 및 동기화 보상요구 신호의 발생유무에 따라 일부 제외된 다른 클럭에 의해 동기화기(101-103)에서 종속 신호를 받아 동기화가 이루어지도록 한다. 상기 동기화기(101-103)에서 동기화된 종속 신호들은 오우버헤드비트자리에 데이터가 있지 않으므로 여기서 유지보수 신호를 삽입하여 다중화부(105)에서 다중화시킬 때 프레임 포맷에 맞는 DS4 신호를 만들어 낸다.
그러나 상기 읽기 클럭으로 동기화기(101-103)에서 동기화된 데이터를 읽기 클럭발생기(104)에 의해 읽어와서 다중화부(105)에서 인가할 때 그 경로로 인해 시간 지연의 불확실성이 발생되는데, 이는 동기화기(101-103) 입력시 발생되는 리타이밍(retiming)의 오류 발생의 원인이 되어 데이터 손실을 가져오는 문제점이 있었다.
따라서 본 발명의 목적은 병렬처리 기법으로 동작 속도를 조절하여 시스템의 신뢰성을 향상시킬 수 있는 회로를 제공함에 있다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제 2 도는 본 발명에 따른 회로도로서, 종속 데이터를 받는 데이터단(DATA)과 클럭단(CLK)의 신호를 동기화기(101-103)에 입력하고, 상기 동기화기(101-103)의 각각에 제1-3읽기 클럭발생기(104A-104C)를 각각 입력하도록 연결하여 상호 리드클럭과 동기화 보상요구 신호를 교환하며, 상기 제1-3읽기 클럭발생기(104A-104C)에 n(3)분주기(204)n의 발생클럭이 제공되어지되, 이는 마스터클럭발생기(106)의 클럭을 n(3)분주기(204)에서 3분주한 후 제공되도록 연결되고, 상기 n(3)분주기(204)의 출력이 계수기(108) 및 병렬/직렬 변환기(205)에 제공되며, 상기 계수기(108)의 출력은 어드레스발생기(107)에 제공되어 상기 어드레스발생기(107)에서 병렬 프레임 조건 할당 어드레스 신호를 발생시킨다. 상기 어드레스 발생기(107)의 출력은 제1-3읽기 클럭발생기(104A-104C)와 제1-3다중화기(201-203)에 제공된다. 상기 제1-3다중화기(201-203)는 상기 어드레스발생기(107)에서 출력되는 신호를 클럭으로 사용하여 동기화기(101-103)에서 발생되는 데이터내에 유지보수 신호가 포함되도록 유지보수 신호단(210)의 발생신호를 삽입하여 서브 다중화신호를 만들어낸다.
상기 발생된 서브 다중화 신호는 병렬/직렬 변환기(205)에서 상기 n(3)분주기(204)의 3분주된 출력 신호에 따라 직렬로 변환함에 따라 다중화시켜 DS4신호를 발생하도록 구성되어 있다. 그리고 동기화기(101-103)의 수에 따라 n(3)분주기(204)의 분주비(n)를 달리하여 이에 맞추어 동작속도를 조절할 수 있다.
예를들어, DS4의 프레임 구조의 FAW(Frame Alignment Word)가 "111110100000"와 같이 12비트로 구성되어 있을 경우 이를 제 2 도와 같이 3개로 분리된 프레임 구조로 나누면 제1서브 프레임의 FAW는 "1110"의 4비트이고, 제2서브 프레임의 FAW는 "1100"의 4비트이며, 제3서브 프레임의 FAW는 "1000"의 4비트로 분리 할당된다.
상기 FAW 경우와 같이 3개의 서브 프레임 구조로 다중화 되도록 형성하고, 3개의 데이터열을 인터리빙시켜 병렬/직렬 변환기(205)에서 직렬로 변환한 후 DS4 신호를 만들어낸다.
또한 제1-3읽기 클럭발생기(104A-104C)는 n(3)분주기(204)의 출력을 받게되는데, 각 서브 프레임으로부터 오우버헤드비트 및 종속 신호에 의해 동기화 보상요구 신호의 유무에 따라 갭(Gap)클럭으로 종속 신호를 읽어들이어 n(3)분주기(204)의 출력에 따라 동기화된 신호를 만든다.
상기 제1-3읽기 클럭발생기(104A-104C)의 출력에 따라 동기화기(101-103)에서 읽어들어어 여기서 읽는 데이터는 오우버헤드비트 데이터가 포함되어 있지 않은 상태이므로 어드레스발생기(107)의 출력에 따라 제1-3다중화기(201-203)에서 유지보수 신호단(210)으로 인가되는 유지보수 신호를 삽입하여 서브 다중화신호(DS4)로 다중화시킨다.
상기 다중화된 3개의 서브 다중화 신호(DS4)는 n(3)분주기(204)의 출력에 의해 병렬/직렬 변환기(205)에서 직렬로 변환하여 최종 DS4를 만들어낸다.
상술한 바와같이 읽기 클럭에 의해 동기화기에서 데이터를 읽어와 다둥화기에 인가할 때 읽기 클럭의 처리 속도를 조절하므로써 그 경로의 지연으로 인한 동작마진을 높여주어 다중화기 입력 리타이밍시 데이터 오류를 방지할 수 있는 이점이 있다.

Claims (1)

  1. 기본 클력과 리드 클럭의 위상차에 따라 동기보상 신호를 발생하는 동기화기(101-103)를 가지며, 마스터 클럭발생기(106)와, 계수기(108), 어드레스발생기(107)를 구비한 전송장치의 DS3/DS4 신호의 다중화회로에 있어서, 상기 마스터 클럭발생기(106)의 출력 기본 클럭을 상기 DS3의 수에 해당하는 비율로 n분주하는 n분주기(204)와, 상기 동기화기(101-103)에 각각 연결되어 이로부터 동기화 보상요구 신호와 상기 n분주기(204)의 출력에 따라 상기 어드레스발생기(107)의 발생 신호에 의해 상기 동기화기(101-103)로부터 동기화된 상기 DS3의 값을 읽기 위한 리드 클럭을 발생하는 제1-3읽기 클럭발생기(104A-104C)와, 상기 어드레스발생기(107)의 출력에 따라 유지보수 신호단(210)의 유지보수 신호를 상기 동기화기(101-103)에서 출력된 데이터에 각각 다중화시켜 DS4 프레임 구조에 맞게 서브 프레임 구조로 형성하는 제1-3다중화기(201-203)와, 상기 n분주기(204)의 출력에 따라 상기 제1-3다중화기(201-203)에서 각 서브 프레임 구조로 형성된 데이터를 직렬로 변환하여 DS4 신호로 다중화하는 병렬/직렬 변환기(205)로 구성됨을 특징으로 하는 전송장치의 병렬처리 방식에 의한 DS3/DS4 신호의 다중화 회로.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2398852R1 (es) * 2010-04-07 2013-05-17 Gave Electro S L Modulo de iluminacion para dispositivos electricos de control y mando

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2400259A (en) * 1946-05-14 Electrical control and indication
US3846838A (en) * 1968-07-22 1974-11-05 Mitsubishi Electric Corp Selection device
US4284972A (en) * 1979-11-09 1981-08-18 General Motors Corporation Vehicle mileage interval detector
JPS5715256A (en) * 1980-07-02 1982-01-26 Sony Corp Auto cassette changer
US4443745A (en) * 1980-09-12 1984-04-17 Tokyo Shibaura Denki Kabushiki Kaisha Rotation signal detection device of DC motor with brushes
US4420669A (en) * 1981-06-15 1983-12-13 Texas Instruments Incorporated Data input apparatus for microwave oven controllers
JPS58139348A (ja) * 1982-02-10 1983-08-18 Mitsubishi Electric Corp 磁気記録再生装置
JPS58171749A (ja) * 1982-04-01 1983-10-08 Mitsubishi Electric Corp 磁気記録再生装置
JPH01140456A (ja) * 1987-11-27 1989-06-01 Nakamichi Corp 磁気記録再生装置
JP2610293B2 (ja) * 1988-03-30 1997-05-14 株式会社東芝 リール台ブレーキ機構
KR920005244B1 (ko) * 1988-06-29 1992-06-29 주식회사 금성사 자기테이프 기록장치의 비접촉 회전식 모드 스위치장치
IT1225853B (it) * 1988-08-31 1990-12-07 Zanussi A Spa Industrie Dispositivo di controllo per macchine lavatrici e/o asciugatrici di biancheria
KR910008049B1 (ko) * 1989-10-12 1991-10-07 삼성전자 주식회사 다기능 메카포지션 확장제어장치 및 방법
JP2966461B2 (ja) * 1990-03-09 1999-10-25 株式会社日立製作所 洗濯機の制御装置
US5113124A (en) * 1990-09-04 1992-05-12 Eaton Corporation Programmable appliance controller

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