KR950005611B1 - 비트 인터리빙 다중화된 신호에 대한 채널 번호와 스킵 펄스를 이용한 리프레임 회로 - Google Patents

Abstract

내용 없음.

Description

비트 인터러빙 다중화된 신호에 대한 채널 번호와 스킵 펄스를 이용한 리프레임 회로

제1도는 본 발명의 전체적인 구성도.

제2도는 51.84Mb/s 프레임 구조.

제3도는 클럭 분주기의 타이밍도.

제4도는 동작 알고리즘을 설명하기 위한 타이밍도.

제5도는 1 : 3 역다중화기의 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 1 : 3 역다중화기 2 : 프레임 검출기

3 : 채널 번호 검출기 4 : 스킵 펄스 발생기

5 : 클럭 분주기

본 발명은 광 CATV 망에서 분배 센터와 가입자 가내간의 TV, 음성등의 데이터 전송을 위한 155Mb/s급의 다중/역다중화 기능을 구현하기 위하여 역다중화시 프레임 동기를 통한 정확한 데이터의 복구가 가능하게 하는 비트 인터리빙 다중화된 신호에 대한 채널 번호와 스킵 펄스를 이용한 리프레임 회로에 관한 것이다.

본 발명은 프레임 패턴 검출 및 채널번호검출을 저속(base rate)에서 수행하므로 신호 지연으로 인한 회로 구현의 어려움을 줄일 수 있으며, 집적화(ASIC화)를 수행하는 경우 CMOS 게이트 어레이 기술을 이용하여 설계할 수 있고, 프레임 패턴 검출을 하나의 채널에 대해서만 수행하므로 그만큼의 회로의 양을 줄일 수 있도록한 비트 인터리빙 다중화된 신호에 대한 채널 번호와 스킵 펄스를 이용한 리프레임 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 비트 인터리빙 다중화된 데이터 신호를 인가받는 역다중화 수단과, 상기 역다중화 수단으로 클럭을 제공하기 위한 클럭 분주 수단과, 상기 역다중화 수단으로 부터의 출력을 인가받아 프레임 패턴을 검출하는 프레임 검출 수단과, 상기 역다중화 수단의 출력과 상기 프레임 검출 수단의 출력을 인가받아 채널 번호를 읽어내는 채널 번호 검출 수단과, 상기 채널 번호 검출 수단에서 읽어들인 채널 번호의 값에 따라 스킵 펄스를 발생시켜 클럭 분주 수단을 제어하도록 하는 스킵 펄스 생성 수단을 구비한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명의 전체 구성도로서, 도면에서 1은 1 : 3 역다중화기, 2는 프레임 검출기, 3은 채널 번호 검출기, 4는 스킵 펄스 생성기, 5는 클럭 분주기로 구성된다.

도면에 도시한 바와 같이, 비트 인터리빙 역다중화된 데이터 신호를 인가받는 1 : 3 역다중화기(1)와, 상기 역다중화기(1)로 클럭을 제공하기 위한 클럭 분주기(5)와, 상기 역다중화기(1)로 부터의 출력을 인가받아 프레임 패턴을 검출하는 프레임 검출기(2)와, 상기 역다중화(1)의 출력과 상기 프레임 검출기(2)의 출력을 인가받아 채널 번호를 읽어내는 채널 번호 검출기(3)와, 상기 채널 번호 검출기(3)에서 읽어들인 채널 번호의 값에 따라 스킵 펄스를 발생시켜 클럭 분주기(5)를 제어하도록 하는 스킵 펄스 생성기(4)로 구성된다.

각 기능부를 자세히 설명하면, 1 : 3 역다중화기(1)는 비트 인터리빙 다중화된 155.52Mb/s 신호를 단순비트 디인터리빙 방식으로 역다중화 하는 기능을 수행한다.

제2도는 51.84Mb/s 프레임 구조도이다.

프레임 패턴(21), 채널 번호(22), 오버헤드 신호(23) 및 44.736Mb/s 패이로드(24)로 구성된다.

프레임 검출기(2)는 상기 제2도에서 보여주는 51.84Mb/s 프레임 데이터 스트림에 포함된 프레임 패턴(21)을 12비트의 시프트 레지스터와 조합 논리에 의해 검출하고, 채널번호검출기(3)는 채널 번호(22)를 읽어내는 기능을 수행하며 채널별로 할당한 채널번호는 아래 [표 1]에 나타낸 바와 같이 채널별로 할당된 채널 번호 검출시 전송 오류로 인해 신호 패턴이 우연히 일치 할 확률을 줄이기 위하여 각 채널 4비트를 하나의 단위로 3번 반복하는 형태를 갖게 하였으며 검출된 채널 번호가 2번 이상 일치하면 일치로 판정하는 다수 우선 방식을 채택하였다.

[표 1]

스킵 펄스 발생기(4)는 채널 번호 검출기(3)에서 읽어들인 채널 번호의 값에 따라 스킵 펄스를 발생시켜 클럭 분주기(5)를 제어하여 1 : 3 역다중화기(1)의 출력이 채널 A, 채널 B, 채널 C의 순서대로 정렬되어 출력되게 하는 기능을 수행한다. 스킵 펄스의 발생은 검출된 채널 번호의 값이 채널 A를 나타내면 발생하지 않으며, 채널 B이면 두 클럭, 채널 C이면 한 클럭에 해당하는 스킵 신호를 생성하도록 한다.

클럭 분주기(5)는 155.52㎒ 클럭을 3분주하여 51.84㎒ 클럭을 생성시키는 기능을 수행한다.

제3도는 클럭 분주기의 타이밍도이다.

도면에서, (a)는 입력 클럭 타이밍도, (b)는 클럭 #1의 타이밍도, (c)는 클럭 #2의 타이밍도, (d)는 클럭 #3의 타이밍도를 각각 나타낸다.

제4도는 본 발명의 동작 알고리즘을 설명하기 위한 타이밍도로서, (a)는 입력 데이터, (b)는 클럭 신호, (c)는 클럭 #1 타이밍도, (d)는 클럭 #2 타이밍도, (e)는 클럭 #3 타이밍도, (f)는 스킵 펄스 타이밍도, (g)는 출력 데이터 #1 타이밍도, (h)는 출력 데이터 #2 타이밍도, (i)는 출력 데이터 #3 타이밍도를 나타내며, 제5도는 역다중화기의 세부 구성도로서, 5, 6, 7은 D플립-플롭을 나타낸다.

도면에 도시한 바와 같이, 상기 D플립-플롭(5, 6, 7)은 비트 인터리빙 다중화된 155.52Mb/s 데이터 신호를 입력으로 하고 클럭단에는 클럭 #1, #2, #3을 각각 인가받으며 각각의 D플립-플롭은 역다중화된 51.84Mb/s의 출력 데이터 신호 #1, #2, #3를 각각 출력한다.

시스팀의 전원이 켜지는 초기상태의 155.5Mb/s 입력 데이터 스트림이 정렬된 데이터 시퀀스로부터 한비트 어긋나 있을때를 예로 들어 설명하면, 155.52Mb/s 입력 스트림이 제4(a)도와 같이 입력될 때 1 : 3역다중화기의 동작에 의해 출력 데이터 #1에는 B채널, 출력 데이터 #2에는 C채널, 출력 데이터 #3에는 A채널이 출력되며, 채널 번호 검출기(3)와 스킵 펄스 발생기(4)에 의해 스킵 펄스를 발생하면 출력 데이터는 제5도에 보여주는 바와 같이 채널 A, 채널 B, 채널 C의 순서로 정렬하여 출력되어, 155.52Mb/s 신호의 프레임 동기가 이루어진다.

따라서, 본 발명은 프레임 패턴 검출 및 채널 번호 검출이 저속에서 수행되므로 신호 지연으로 인한 회로구현의 어려움을 감소시킬 수 있으며 집적화를 수행할 때 CMOS 게이트 어레이 기술을 이용함으로써 저전력화의 효과가 있다.

Claims (3)

1. 비트 인터리빙 다중화된 데이터 신호를 인가받는 역다중화 수단(1)과, 상기 역다중화 수단(1)으로 클럭을 제공하기 위한 클럭 분주 수단(5)과, 상기 역다중화 수단(1)으로부터의 출력을 인가받아 프레임 패턴을 검출하는 프레임 검출 수단(2)과, 상기 역다중화 수단(1)의 출력과 상기 프레임 검출 수단(2)의 출력을 인가받아 채널 번호를 읽어내는 채널 번호 검출 수단(3)과, 상기 채널 번호 검출 수단(3)에서 읽어들인 채널 번호의 값에 따라 스킵 펄스를 발생시켜 클럭 분주 수단(5)을 제어하도록 하는 스킵 펄스 생성 수단(4)을 구비한 것을 특징으로 하는 비트 인터리빙 다중화된 신호에 대한 채널 번호와 스킵 펄스를 이용한 리프레임 회로.
2. 제1항에 있어서, 상기 역다중화 수단(1)은, 1 : 3 역다중화기인 것을 특징으로 하는 비트 인터리빙 다중화된 신호에 대한 채널 번호와 스킵 펄스를 이용한 리프레임 회로.
3. 제2항에 있어서, 상기 1 : 3 역다중화기는, 비트 인터리빙 다중화된 데이터 신호를 입력으로 하고 클럭단에는 클럭 #1, #2, #3을 각각 인가받으며 역다중화된 출력 데이터 신호 #1, #2, #3를 각각 출력하기 위한 D플립-플롭(5, 6, 7)을 구비하고 있는 것을 특징으로 하는 비트 인터리빙 다중화된 신호에 대한 채널 번호와 스킵 펄스를 이용한 리프레임 회로.