JP2871090B2 - 同期多重化伝送方式による信号発生装置および信号受信装置 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、デジタル通信の一方式である新しいタイプ
の同期多重化伝送方式（SYNCHONOUS TRANSFER MODE）で
あるSONET（SYNCHNOUS OPTICAL NETWORK）やSDH（SYNCH
ONOUS DIGITAL HIERARCHY）で用いる伝送路、マルチプ
レクサまたはデマルチプレクサ等の例えば誤り率の測定
を含む品質評価のための信号発生装置および信号受信装
置に関し、特に、上記新しいタイプの同期多重化伝送方
式に定められた所定のフレーム構造を有する信号列に対
し、指定された信号位置に所定の信号が配列されるよう
にタイミング信号を発生するタイミング信号発生部を備
えた同期多重化伝送方式による信号発生装置および信号
受信装置に関する。

［背景技術］ 一般に、デジタル通信回線では、伝送路を有効に利用
するために同期多重化伝送方式が用いられている。

従来方式による多重化の一例を第１図によって説明す
る。送信側においては、第１のマルチプレクサ（MUX）
１が64Kビット／秒（64Kb/s）信号を24個まとめて1.544
Mb/s信号に、さらに第２のMUX2が1.544Mb/s信号を４個
まとめて6.312Mb/s信号に、第３のMUX3が6.312Mb/s信号
を７個まとめて44.736Mb/s信号に、第４のMUX4が44.736
Mb/s信号を３個まとめて139.264Mb/s信号にそれぞれマ
ルチプレクス（時分割多重化）を行う。また、受信側に
おいては、送信側と逆の手順で第１乃至第４のデマルチ
プレクサ（DMUX）５〜８により139.264Mb/s、44.736Mb/
s、6.312Mb/sおよび1.544Mb/s信号をそれぞれデマルチ
プレクスする。

次に、第１図の送信側を例にマルチプレクスとフレー
ム同期の関係について第２図、第３図を用いて概略的に
説明する。

第２図に示すように、Ａチャンネル（Ach1〜AchN、第
１図の64Kb/s信号に相当）の信号を第１のMUX1により時
分割して、第３図のＡに示す順序で多重化する。

この多重化信号をＢチャンネル（Bch1〜BchM、第１図
の1.544Mb/s信号に相当）の１つ（Bch1）とし、図示し
ない別の多重化装置群から同様に入力される信号（Bch2
〜BchM）との時分割多重を第２のMUX2で行い、第３図の
Ｂに示す順序で出力する。さらに、この多重化信号をＣ
チャンネル（Cch1〜CchL、第１図の6.312Mb/s信号に相
当）の１つ（Cch1）とし、図示しない別の多重化装置か
ら同様に入力される信号（Cch2〜CchL）との時分割多重
を第３のMUX3で行い、第３図のＣに示す順序で出力す
る。

第３図のA,B,CにおけるFa,Fb,Fcは、それぞれ多重化
された各チャンネルの信号を識別するためのフレーム信
号である。

このように多重化された高次群の信号から低次群の信
号を取りだすためには、例えば、第３のMUX3の出力Ｃか
らＣチャンネルの信号Cch1を取り出す場合は、第３のMU
X3の出力Ｃに対するフレーム同期のみを行えば良いが、
出力ＣからＢチャンネルの信号Bch1を取り出す場合は出
力Ｃに対するフレーム同期を行ってから第２のMUX2の出
力Ｂに対するフレーム同期を行う必要があり、さらに低
次の信号を取り出す場合、このフレーム同期を順次行わ
なければならない。

このように、１つのフレーム内に同じ大きさ（速度）
の信号しか収容されていないために、従来の多重化伝送
方式によった場合、多重化の次数が多くなるほど、その
次数に応じたフレーム同期回数が必要となるため、デジ
タル通信回線に接続される各種の機器を含むシステムが
全般的に複雑化するという問題があった。

なお、出力Ｃから出力Ａに示すFaを直接取り出すこと
は以下の理由で不可能である。

すなわち、あるMUXの出力信号中の入力の各chの信号
に割当てられるべきビット数を入出力の公称周波数比に
対応して固定化すると、入出力の周波数は同期していな
いため、時間の経過とともに両者のビット数に差異が生
じてくる。

そのため、従来のMUXでは、入力信号のために割当て
られたビットの１部をこの差異を吸収するために用いて
いる。すなわち、入力信号のビット数が多くなれば、こ
の割当てられた特定ビットに入力信号を載せ、入力信号
のビット数が少なくなれば、割当てられた特定ビットに
ダミー信号（１または）を載せる。例えば、1.544Mb/s
を6.312Mb/sに多重化する場合はこの操作を1176ビット
に１ビットの割合で行っている。

この操作により出力信号中の入力信号の位置が変動す
るため、前記信号の取り出しが不可能となる。従って、
出力Ｃ、出力Ｂ、出力Ａの順に各フレームに同期しなが
ら取り出す必要がある。なお、前記特定ビットが信号か
ダミー信号かの区別はフレーム信号（例えば第３図のＣ
に示したFc）の１部を用いて行われる。例えば、Fcの１
部が111ならば特定ビットはダミー信号であり、Fcの１
部が000ならば特定ビットは実信号である。

一方、デジタル通信回線では、その伝送品質は一般的
にパルスの変化する度合、つまり誤り率で評価されてい
る。

従来、このような誤り率測定は第４図に示す送受信シ
ステムによって行なわれていた。すなわち、送信側とな
る信号発生装置10では、パターン発生器10aにより実際
の回線で用いられる信号に近い擬似ランダムパターンを
発生した後、このパターンにフレーム信号付加回路10b
でもって所定のフレーム信号Ｆを付加した例えば図示の
ような送出パターン（10F010100）としてデジタル通信
回線11に送出する。これを受信側において受信パターン
として受ける信号受信装置12は、先ずフレーム信号除去
回路12aでもってフレーム信号Ｆを受信パターンから除
去した後、比較用基準パターン発生回路12bから発生さ
れる送出パターンと同一（但しフレーム信号Ｆを除く）
の比較用基準パターンを用いて比較回路12cにより受信
パターンと比較照合して誤りパルスを検出すると共に、
誤りパルスカウント回路12dで誤りパルスを計数、演算
した結果を誤り率として表示器12eにより表示する。な
お、比較用基準パターン発生回路12bは誤りパルスカウ
ント回路12dの出力で制御される同期回路12fからの同期
信号により、受信パターンのタイミングと同期をとって
動作するようになされている。

第５図はこのような誤り率測定のための信号発生装置
および信号受信装置を用いて、デジタル通信回線の誤り
率を実際に測定する場合の概念を示す。測定１は、送信
側の1.544Mb/sから受信側の1.544Mb/sの信号区間の測定
で、前述したフレーム同期は信号受信装置で一回必要で
ある。測定２は、送信側の1.544Mb/sから受信側の139.2
64Mb/sの信号区間の測定で、フレーム同期は、信号受信
装置の内部で３回必要である。

このように、従来の多重化伝送方式によると、１つの
フレーム内に同じ大きさ（速度）の信号しか収容してい
ないために、誤り率測定を行う場合にも、多重化の次数
が多くなるほど高次群から低次群をアクセスするのにそ
の次数に応じた回数のフレーム同期が信号受信装置にお
いて必要となるため、誤り率測定システムが複雑化する
という問題があった。

このため、最近、高次群から低次群へのアクセスを容
易にし、且つシステムを全般的に簡易化することを目的
として、１つのフレーム内に異なった大きさ（速度）の
信号を混在して収容する新しいフレーム構造を有する新
同期多重化伝送方式が提案され、これに基づく装置が実
現されつつある。

この方式はSONET（SYNCHRONOUS OPTICAL NETWORK）ま
たはSDH（SYNCHRONOUS DIGITAL HIERARCHY）と呼ばれ、
その詳細はBellcore TECHNICAL ADVISORY TA−TSY−000
253（SONET）またはCCITT−Recommendation G.707,G.70
8,G.709（SDH）で説明されている。

以下、SONETの場合についてその概略を説明する。

第６図はSONETによる基本フレーム構造を示すもの
で、１フレームは付加信号であるネットワーク管理情報
を収容するTOH（Transport Overhead）部と、入力信号
を収容するSTS−1 EC（Envelope Capacity）部から構成
される。１フレームは90バイト×９行＝810バイトで構
成される。１バイトはクロック信号８ビットに相当し、
１フレームの長さは125μｓであることから、90×９×
８×8Kb/s＝51.84Mb/sが導き出される。

SONETにおいては、前記STS−1 EC部に、前述の1.544M
b/s、6.312Mb/s、44.736Mb/sの各信号を収容することが
できるようにしている。

第６図において信号列は左から右へ、上から下へ収容
される。

第７図は上記TOHの内容を示すもので、TOH内のA1,A2
はフレーム同期信号であり、H1,H2については後述する
が、他の信号については本発明に直接関与しないので前
記文献を参照されたい。

入力信号は直接STS−1 EC部に収容されるのではな
く、先ず、第８図に示すような信号列内に収容される。
第８図は44.736Mb/sの信号を収容する場合の例であり、
第６図と同様にネットワーク管理情報を収容するPOH（P
ath Overhead）部と入力信号を収容するSTS−1 PC（Pay
load Capacity）部から構成される。

POH部の内容を第９図に示す。

第８図のインフォメーションＩ部とスタッフＳ部の１
部に44.736Mb/sの信号が収容される。

第８図の信号列は、同じ大きさの第６図のSTS−1 EC
部に収容されるが、第８図の先頭信号（POHのJ1）はSTS
−1 EC内の所定の位置に配列され、以下第８図の各信号
が順次に配列される。

ところで、上記第８図の先頭信号（POHのJ1）は時間
の経過とともに、それが配列されるべき位置が移動する
ことがある。この移動形態については前記文献を参照さ
れたい。

このように第８図の先頭信号（J1）は移動することが
あるので、受信側でSTS−1 EC内から第８図の信号を取
出すためには第６図内で第８図の先頭信号（J1）の位置
を示す信号が必要になる。

この先頭信号（J1）の位置を示す信号が第７図のTOH
内のH1,H2である。

次にH1,H2によりSTS−1 EC内のJ1の位置を示すために
は、STS−1 EC内の番地付けが必要となり、前記文献で
は第10図のように０〜782の番地付けを行っている。

第11図にH1,H2の一例を示す。

H1,H2の下位10ビットのバイナリコードはポインタ（P
TR）と呼ばれ、このPTR値により先頭信号（J1）が配列
される番地を示す。第11図はPTR値＝２の例を示す。

PTR値＝２の場合の第８図の信号列を第６図の信号列
に収容した例を第12図に示す。第12図において斜線部が
第８図の信号列全体（１フレーム分）を収容しており、
第６図を基本フレームとした場合、２フレーム分にまた
がって収容されることになる。

次に1.544Mb/sまたは6.312Mb/sの信号を収容する場合
について説明する。

この場合にはさらに別の信号列を用意し、入力信号を
第13図の信号列に収容した後、第13図の信号列を第８図
と同じ大きさの第14図の信号列に収容し、第14図の信号
列を第８図の場合と同じ形態で第６図の信号列に収容す
る。

従って、1.544Mb/sまたは6.312Mb/sの信号を収容する
場合のフレーム構造は第１（第６図）、第２（第14
図）、第３（第13図）の信号列の３階層となる。

以下6.312Mb/sの場合について説明するが、この場合
には、6.312Mb/sの信号、7chが第２の信号列に収容され
る。なお1.544Mb/sの場合や6.312Mb/sと1.544Mb/sの信
号が混在する場合についても以下と同様な形態で実現す
ることができるが、詳細は前記文献を参照されたい。

第13図は6.312Mb/sを収容する第３の信号列である。
6.312Mb/sの信号は第13図のインフォメーションＩ部お
よびスタッフ部（S1,S2）に収容される。この場合、フ
レーム構造は４フレームからなるマルチフレーム構成と
なる。各フレームにおいて先頭の１バイトがPOH部（但
し、実際には第１フレームのみをPOHとして使用してい
る）であり、残りがペイロード・キャパシティ部とな
る。

第14図は、第２の信号列を示し、POH部と、PTR部、ST
S−1 PC部から構成される。

第14図のPOHの内容は第８図のPOHと同じである。

第14図のPTRは第７図のH1,H2と同じ機能のために使用
され、第13図に収容される6.312Mb/s信号の個数（ch
数）と同じ７バイトを有し、各chの先頭番地を示す。

ここで、各ch毎のPTRは１フレーム当り１バイト、４
フレームで４バイト（V1,V2,V3,V4）が基本単位とな
り、先頭の２バイト（V1,V2）が第11図のH1,H2と同じ働
きをする。TST−1PC内では第14図に示すように、第３の
信号列（♯1,♯2,…，♯７で示す）は１バイトずつ交互
に配列される。PTRに対応する番地付けを、第15図に示
す。番地は４フレームで１巡し、第３の信号列の数に対
応して７個ずつ同じ番号を繰返す。

最後に44.736Mb/sの信号を３系列収容する場合につい
て述べる。

本方式では、44.736Mb/sの信号を複数個収容する場合
や、44.736Mb/sと6.312Mb/sの信号を同時に収容する場
合には、51.84Mb/sの基本フレーム構造を整数倍（整数
＝Ｎ）したフレーム構造を用いることにより、対応でき
るようになっている。SONETではＮの値について規定し
ているが、ここではそのうちの一つであるＮ＝３の場合
について説明する。

このＮ＝３の場合、動作周波数は51.84Mb/s×３＝15
5.52Mb/sとなる。

この場合のフレーム構造を第16図に、TOHの内容を第1
7図に示す。

３系列の44.736Mb/sの信号列は各々前述した形態で第
８図に示すような第２の信号列に収容される。

第８図の信号列は第16図のSTS−3c EC内に１バイトず
つ交互に収容される（♯1,♯2,♯３）。第16図の信号列
はそれぞれ独立したPTR値をとることができる。そのた
め、H1,H2は各信号に対応して３組存在する。

STS−3c EC内の番地付けを第18図に示す。各番地は３
個ずつ同じ番地を繰返す。

次に、同期多重化伝送方式による信号を取り出すとき
について説明する。

ここでは、一例として155.52Mb/sの信号から6.312Mb/
sの信号を取り出す場合について述べる。

まず、入力信号中のフレーム同期信号（第17図のA1,A
2）に同期し（フレーム同期）、これを基に前記第１の
信号列中のH1,H2信号を取り出す。H1,H2の前記PTR値を
読み、これを基に前記第２の信号列の先頭バイト（J1）
位置を特定し、これに続くV1,V2信号（第15図）を取出
す。V1,V2中のPTR値から前記第３の信号列の先頭バイト
（V5）位置を特定し、以後これに続く信号を取り出す。

以上のように、同期多重化伝送方式によると、フレー
ム同期が１回で済むため、従来の方式によるよりもシス
テム全体としての簡易化に寄与し得る。また、新方式に
よると、フレーム同期後、取り出すべき信号のPTR値を
読むことにより、取り出すべき信号の先頭位置を知っ
て、それを容易に取り出すことができる。

ところで、以上のような同期多重化伝送方式を採用し
ているデジタル通信システムに対して誤り測定等の各種
の品質評価のための試験信号を出力する送信装置および
受信側でこの試験信号を受けて誤り測定を行なうための
受信装置には、従来の誤り測定器にみられない特有の機
能を備えている必要がある。

すなわち、送信装置側では上述したPOH信号、TOH信号
およびインフォメーションＩ以外の信号の発生が必要で
あると共に、インフォメーションＩ部に試験信号を挿入
する必要があり、さらには、前記PTR値の全範囲（例え
ば前記０〜782の範囲）での設定機能が必要になると共
に、前記PTR値全範囲に対する前記POH信号、TOH信号お
よびインフォメーション部への試験信号を含む各信号の
発生および挿入が必要となる。

また、受信装置側では送信装置側で合成された任意の
PTR値を含む信号を受信して、その中から試験信号の取
り出しと、誤り検出とが必要となる。

加えて、単なる誤り率測定だけでなく、種々の広範な
品質評価を行なうことにも容易に適応することが要請さ
れる。

なお、前述したように同期多重化伝送方式によるシス
テム全体としての簡易化のメリットを生かすため、送信
装置および受信装置そのものが共用化を含めて可及的に
簡易に構成し得るものであることが要請されるのは勿論
のことである。

しかしながら、今日までの同期多重化伝送方式を採用
したデジタル通信システムの品質評価に向けられる送信
装置および受信装置として上記の特有の機能を可及的に
簡易な構成で提供することができるものが実現されてい
なかった。

［発明の開示］ そこで、本発明は以上のような点に鑑みてなされたも
ので、SONET等の新同期多重化伝送方式を採用したデジ
タル通信回線システムの品質評価に向けられるものが具
備すべき特有の機能および、広範な応用化を可及的に簡
易な構成で実現し得るようにした極めて良好な、同期多
重化伝送方式による信号発生装置および信号受信装置を
提供することを目的としている。

先ず、本発明の概要について説明すると、送信側とな
る信号発生装置は、SONETのような同期多重化伝送方式
による出力信号の１フレーム中において前記PTR値の全
範囲の設定に対応し、フレーム中における各情報信号
（入力信号または試験信号）を適切な位置に配列するた
めの構成に特徴を有しているものである。

すなわち、第19A図に示すように本発明による信号発
生装置はタイミング信号発生部Ｎと、このタイミング信
号発生部Ｎを基に所望の信号を発生する信号発生部Ｍ
と、信号合成部Ｓを備える。

前記タイミング信号発生部Ｎにおいて、第１の計数回
路N1は同期多重化伝送方式による出力信号の１フレーム
期間（時間枠）を作成するために所定のクロックを計数
し、その計数途上の計数値を順次に出力する。この場
合、出力される計数値とそのときの各タイミング関係が
重要な要素となる。この計数値を受ける一致判別回路N2
は、情報信号の先頭位置を前記フレーム中の所望の位置
に設定するためのアドレス情報に従い、前記計数値を基
にした前記先頭位置の時間位置ごとに第２の計数回路N3
の計数動作をスタートさせる。これにより第２の計数回
路N3は情報信号の先頭位置からカウントを始め、計数途
上の計数値を順次に出力すると共に、前記情報信号領域
を計数する。この計数値はパターン信号とPOH信号と所
定の固定信号とが含まれる領域の範囲であるが計数に要
する時間は前記１フレームの期間と同じになる。この場
合も、計数開始の時間的タイミングおよび計数途上の計
数値とそのときの時間的タイミングが重要な要素とな
る。

前記第２の計数回路N3からの計数値を受けるタイミン
グ信号発生回路N4は、予め記憶しておくパターン信号の
各値と計数値が一致したときにタイミング信号を出力す
る。ここで、POH信号のフレームに対する位置決めがで
きるのは、上記一致判別回路N2の出力で上記第２の計数
回路N3のスタートが決定されているからである。

識別信号発生回路N5は前記第１の計数回路N1からの計
数値を受けて、前記１フレームの開始を基準として付加
信号が入る期間と、情報信号が入る期間とを識別制御す
る信号を発生する。

次に信号発生部Ｍにおいて、付加信号発生回路M1は前
記第１の計数回路N1の計数値を受け、前記付加信号が入
る期間に所定の付加信号を発生する。

オーバーヘッド信号発生回路M2は、前記第２の計数回
路N3の計数値と、識別信号発生回路N5の出力を受け、前
記情報信号が入る期間から前記試験信号が入る期間を除
いた期間に所定のオーバーヘッド信号を発生する。

パターン信号発生回路M3は、前記タイミング信号発生
回路N4の出力と、識別信号発生回路N5の出力を受け、前
記試験信号が入る期間に前記パターン信号を発生する。

信号合成部Ｓは、前記信号発生部Ｍからの信号、すな
わち、付加信号、オーバーヘッド信号、パターン信号を
受け、合成した後出力する。

以上において、付加信号発生回路M1は付加信号に関す
るデータを有しているものとするか、または外部からPT
R値等をえるものとしてもよい。オーバーヘッド信号発
生回路M2はPOH信号のデータを有している。パターン信
号発生回路M3は送出すべきパターン信号を有している。

以上のような信号発生装置は、主要部の構成が所望の
情報信号の位置をアドレス情報として一致判別回路N2に
設定入力するだけで、フレーム中における情報信号の位
置を任意に設定することができる構成となっている。つ
まり、任意のアドレス情報に対して、第２の計数回路N3
およびタイミング信号発生回路N4は固定した動作を遂行
するだけで済むので、全体としての回路構成が簡単にな
る。

これが、もし、単に各アドレス情報に対応して、その
数だけ所望のタイミングを発生するゲート回路の如きも
ので構成されたとすると、そのゲート回路は膨大なもの
になってしまう。

このように、本発明による利益は、より複雑なフォー
マットの情報信号を発生する構成に対しても、前述した
タイミング信号発生部Ｎを所定数縦続的に連ねるだけで
容易に対応することができるので、さらに簡易化のメリ
ットをもたらす。

なお、受信側となる信号受信装置は、基本的には前記
第19A図の信号発生装置の構成の主要部を共用すること
ができる。

以上のような概要に基づく本発明によると、１フレー
ムが、付加信号を収容すべく所定の間隔を有して複数の
期間に配列される付加信号収容領域と、この付加信号収
容領域と重なり合わないで互いにインターリーブした関
係にある領域で情報信号を収容する情報信号収容領域と
からなり、前記情報信号が前記情報信号の先頭部を示す
少なくとも一つのパスオーバーヘッド信号と前記パスオ
ーバーヘッド信号に後続させて所定の間隔を有して複数
の期間に配列されるパターン信号とからなり、前記パス
オーバーヘッド信号が前記情報信号収容領域内の任意の
位置をとり得るようになされた前記付加信号と情報信号
とを含む信号列を前記１フレーム単位として発生するも
ので、 前記１フレーム期間に対応する所定の周波数を有する
システムクロックおよび該システムクロックを所定分周
した１バイト単位を示すクロックを発生するクロック発
生回路と、 前記クロック発生回路からの前記１バイト単位を示す
クロックを受けて前記１フレーム期間に対応するクロッ
ク数を繰り返し計数すると共に、その計数値を順次に出
力する第１の計数回路と、 前記第１の計数回路からの計数値を受けて前記第１の
計数回路の計数開始を前記１フレーム期間の開始として
前記付加信号収容領域と前記情報信号収容領域とを識別
する識別信号を出力する識別信号発生回路と、 前記情報信号収容領域内における前記パスオーバーヘ
ッド信号の所望の挿入位置を前記１フレームの先頭部か
らのアドレス値として出力すると共に、このアドレス値
に対応するポインタ値を出力するアドレス情報発生回路
と、 前記第１の計数手段からの計数値と前記アドレス情報
発生回路からのアドレス値とが一致したときに一致信号
を出力する一致判別回路と、 前記一致判別回路からの前記一致信号を受けるごと
に、前記クロック発生回路からの前記１バイト単位を示
すクロックを前記識別信号発生回路からの識別信号に従
って前記１フレーム期間のうち前記付加信号収容領域を
除いた前記情報信号収容領域に対応するクロック数を繰
り返し計数すると共に、その計数値を順次に出力する第
２の計数回路と、 前記第２の計数回路からの計数値を受けて前記情報信
号収容領域内のパターン信号を発生するためのタイミン
グ信号を出力するタイミング信号発生回路と、 前記タイミング信号発生回路からのタイミング信号
と、前記クロック発生回路からの前記システムクロック
および前記１バイト単位を示すクロックに従って前記情
報信号収容領域から前記パスオーバーヘッド信号を除い
た期間に所望のパターン信号を出力するパターン信号発
生回路と、 前記第１の計数回路からの計数値および前記アドレス
情報発生回路からのポインタ値を受けて、前記１フレー
ム期間の開始を基準として少なくとも前記ポインタ値を
含む付加信号を前記付加信号収容領域の期間に出力する
付加信号発生回路と、 前記第２の計数回路からの計数値を受けて前記情報信
号収容期間内の所望の位置に所定のパスオーバーヘッド
信号を出力するパスオーバーヘッド信号発生回路と、 前記パターン信号発生回路からの前記所望のパターン
信号、前記付加信号発生回路からの前記ポインタ値を含
む付加信号および前記パスオーバーヘッド信号発生回路
からの前記所定のパスオーバーヘッド信号の３つを合成
して所定の信号列形態として出力する信号合成回路とを
具備する同期多重化伝送方式による信号発生装置が提供
される。

また、本発明によると、１フレームが、付加信号を収
容すべく所定の間隔を有して複数の期間に配列される付
加信号収容領域と、この付加信号収容領域と重なり合わ
ないで互いにインターリーブした関係にある領域で情報
信号を収容する情報信号収容領域とからなり、前記情報
信号が前記情報信号の先頭部を示す少なくとも一つのパ
スオーバーヘッド信号と前記パスオーバーヘッド信号に
後続させて所定の間隔を有して複数の期間に配列される
パターン信号とからなり、前記パスオーバーヘッド信号
が前記情報信号収容領域内の任意の位置をとり得るよう
になされた前記付加信号と情報信号とを含む信号列を受
けて前記１フレーム単位に同期した同期信号を出力する
フレーム同期回路と、 前記１フレーム期間に対応する所定の周波数を有する
システムクロックおよび該システムクロックを所定分周
した１バイト単位を示すクロックを発生するクロック発
生回路と、 前記クロック発生回路からの前記１バイト単位を示す
クロックを受けて前記１フレーム期間に対応するクロッ
ク数を前記フレーム同期回路からの同期信号に同期して
繰り返し計数すると共に、その計数値を順次に出力する
第１の計数回路と、 前記第１の計数回路からの計数値を受けて前記第１の
計数回路の計数開始を前記１フレーム期間の基準として
前記付加信号収容領域と前記情報信号収容領域とを識別
する識別信号を出力する識別信号発生回路と、 前記入力信号列を基に前記付加信号収容領域内におけ
る付加信号から前記情報信号収容領域における前記情報
信号の先頭位置を示す値を読み取り、この値を出力する
位置情報検出回路と、 前記第１の計数回路からの出力と前記位置情報検出回
路からの前記情報信号の先頭位置を示す値とに従って、
前記情報信号収容領域における前記情報信号の先頭位置
を検出したときに検出信号を出力する先頭位置検出回路
と、 前記先頭位置検出回路からの前記検出信号を受けるご
とに、前記識別信号発生回路からの前記識別信号を基に
前記クロック信号から前記付加信号収容領域を除いて前
記情報信号収容領域の全領域に入るクロック数を繰り返
し計数して出力する第２の計数回路と、 前記第２の計数回路からの出力および前記入力信号列
に従って前記パターン信号を取り出すパターン信号検出
回路を具備する同期多重化伝送方式による信号受信装置
が提供される。

［図面の簡単な説明］ 第１図は従来の多重化伝送方式による多重化の概要を
示す図、 第２図は第１図の方式による多重化信号を得るための
構成を示すブロック図、 第３図は第２図の構成による多重化信号を示す図、 第４図は第１図の方式によるデジタル通信回線の誤り
率測定のための送受信システムを示すブロック図、 第５図は第１図のデジタル通信回線に対する誤り率測
定のための概念を示す図、 第６図は新しいタイプの同期多重化伝送方式であるSO
NETの基本フレーム構造を示す図、 第７図は第６図のTOH部の内容を示す図、 第８図は第６図のSTS−1 EC部の内容を示す図、 第９図は第８図のPOH部の内容を示す図、 第10図は第６図のSTS−1 EC部の番地付けを示す図、 第11図は第10図のポインタ部H1,H2の具体例を示す
図、 第12図は第６図のフレームへの信号列の収容例を示す
図、 第13図，第14図はそれぞれSONETにおける第２および
第３の信号列の収容例を示す図、 第15図は第13図，第14図の信号列に対する番地付けを
示す図、 第16図はSTS−1 EC3系列の信号を収容する場合のフレ
ーム構造を示す図、 第17図は第16図のTOHの内容を示す図、 第18図は第16図のSTS−3c EC部内の番地付けを示す
図、 第19A図は同期多重化伝送方式を用いた本発明による
信号発生装置の概要を示すブロック図、 第19B図は本発明による第１の実施例を示すブロック
図、 第19C図は第19B図による信号列発生を模式的に示す
図、 第20図は第19B図の第１の計数回路の計数値の内容を
示す図、 第21図は第19B図による基本フレームのフォーマット
を示す図、 第22図，第23図は第19B図のアドレス値Ｃ′₀〜C₉′と
ポインタ（PTR）値C₀〜C₉を設定のために用いる正面パ
ネルのキースイッチとディスプレイの具体例を示す図、 第24図は第22図，第23図によるアドレス値とPTR値設
定のフローを示す図、 第25図は第19B図の第２の計数回路の計数値の内容を
示す図、 第26図は第25図に対応させた信号列のフォーマットを
示す図、 第27図は第19B図の第２の計数回路と識別信号発生回
路の入出力部のタイミング関係を例示する図、 第28図，第29図は第19B図のパターン信号発生回路の
具体例を示すブロック図とそのタイミング関係を例示す
る図、 第30図は第27図の一部をPTR＝０の場合について示し
た図、 第31図は第19B図の識別信号発生回路の具体例を示す
要部の構成図、 第32A,B図はそれぞれ本発明による信号発生装置の第
２の実施例の概略構成を示す要部のブロック図とそれを
より一般化して示すブロック図、 第33図は第32A,B図のフレームフォーマットを示す
図、 第34図は第32A,B図の第１の計数回路の出力を第33図
に対応させて示した図、 第35図は第32A,B図の各発生回路の一致判別回路、第
２の計数回路の入出力部のタイミング関係を示す図、 第36図は第35図において異なるPTR値をとるときのゲ
ート信号の変化の必要性を示す図、 第37A,B図はそれぞれ本発明による信号発生装置の第
３実施例の概略構成を示す要部のブロックとそれをより
一般化して示すブロック図、 第38A,B図はこの発明による第４実施例としての信号
受信装置が誤り測定装置に適用された場合の構成を示す
ブロック図、 第39図は第38A,B図の主な信号のタイミング関係を示
す図、 第40A,B図はそれぞれ本発明による第５実施例として
の信号受信装置が誤り測定装置に適用された場合の要部
の概略構成を示すブロック図とそれをより一般化して示
すブロック図、 第41図は第40A,B図の主な信号のタイミング関係を示
す図、 第42A,B図はそれぞれこの発明による第６実施例とし
ての信号受信装置が誤り測定装置に適用された場合の要
部の概略構成を示すブロック図とそれをより一般化して
示すブロック図である。

［発明を実施するための最良の形態］ 以下、図面を参照して前述したSONETによる本発明の
幾つかの実施例について説明する。

なお、各図において同一符号および同種の符号は同一
機能および同種の機能を有しているものとする。

（第１実施例） 51.84Mb/sの信号列の中へ44.736Mb/sの信号を収容す
る場合 この発明の第１実施例を示す第19B図の32は発振器で
あって、所定の周波数（本例では51.84MHz）で発振して
いる。33はクロックＬ（８）ビットで１周期となるクロ
ック信号ａを作成するための1/L（1/8）分周回路であ
る。

10は前記クロック信号ａの計数を、810個（１バイト
単位の信号が810個で１フレームが構成されるため）ご
とに繰返し行ない、その計数中の計数値をバイナリコー
ドで出力する第１の計数回路である。

第20図は第１の計数回路10の初期値を０としたときの
計数回路10の計数値を第21図のフォーマットに対応させ
て示したものである。第20図と第21図の比較により、計
数値０はA1の信号に相当し、計数値273はSTS−1 Envelo
pe Capacity内の番地０に、計数値809は同番地521に相
当する。

また、第19B図の11は、制御回路からバイナリコード
で入力される指示データ（C₀′〜C₉′）と、第１の計数
回路10からの計数値とが一致したときに“L"レベルの一
致信号を出力する一致判別回路であり、10個のエクスク
ルーシブオア回路12と、オア回路13とから構成されてい
る。

前記指示データ（C₀′〜C₉′）は、第21図の番地０〜
782に対応する第20図の値をとり第22図および第23図に
示す正面パネルに配置されるキースイッチ30およびディ
スプレイ23を用いてPTR値を入力することにより、制御
回路29のアドレス情報発生回路29aを介して第24図に示
す手順で設定される。例えば前記のようにして設定され
たPTR値が１の場合にはアドレス情報発生回路29aから出
力されるC₀′〜C₉′のバイナリコードは274となる。

この場合、制御回路29は後述する付加信号発生回路18
に対し、上述のように設定したPTR値を同一値（C₀〜
C₉）を設定するためのポインタ値発生回路29bを備えて
いる。

第19B図において14は、一致判別回路11からの一致信
号を受けると、以後のクロック信号の計数を“0"から開
始する第２の計数回路であり、計数中の計数値をバイナ
リコード（f₀〜f₉）で出力する。

この第２の計数回路14には、ゲート端子Ｇが設けられ
ており、このゲート端子Ｇが“H"レベルの間は、クロッ
ク信号の計数が禁止され、この間計数値は保持される。

第25図は、第２の計数回路14の初期値を０とし、計数
値を第26図のフォーマットに対応させて示したものであ
る。第25図と第26図の比較により、計数値782は、１行
目のPOHに相当し、計数値２は１行目の5Iが含まれるバ
イトに相当する。

第19B図において15は、第１の計数回路10からの計数
値が第21図に示すTOH（Transport Overhead）にある
“H"レベルのゲート信号を出力する識別信号発生回路で
ある。この識別信号発生回路15はメモリを使用するこに
よって実現することができる。この場合、メモリの入力
値が第21図に示すTOHの位置に相当する第20図の値とな
ったとき、メモリの出力が“H"となるようにメモリを動
作させれば所定のゲート信号を得ることができる。

第２の計数回路14および識別信号発生回路15の入出力
部のタイミング関係の１例を、PTR＝１の場合について
第27図に示す。第27図において、ａは第19B図の1/L分周
器33から出力されるクロック信号、b₀〜b₉は第１の計数
回路10からの出力の計数値、ｄはPTR＝１の場合の11か
らの一致信号、ｅは第３図のTOHの間第２の計数回路14
の計数を禁止する識別信号発生回路15からのゲート信
号、f₀〜f₉は第２の計数回路14の出力の計数値である。

16は、第２の計数回路14からの計数値が、特定信号に
対して予め決められた固定値に一致するごとに、その特
定信号に対応するタイミング信号を出力するタイミング
信号発生回路である。本実施例では、前記特定信号とし
て、第26図のインフォメーションＩを含むバイトごとに
“H"となる信号（ｇ）、5Iを含むバイトごとに“H"とな
る信号（ｈ）そしてスタッフＳにインフォメーションＩ
が入るバイトごとに“H"となる信号（ｉ）を使用してい
る。なお、本例では、１〜３行目のスタッフＳにのみイ
ンフォメーションを入れている。タイミング信号発生回
路16は識別信号発生回路15と同様、メモリを使用して実
現することができる。

第19C図は以上のような第19B図による信号列発生を模
式的に示したものである。

第19B図において、17は発振器32の出力と1/L分周器33
からのクロック信号と識別信号発生回路の出力とタイミ
ング信号発生回路16からの特定信号（ｇ），（ｈ）およ
び（ｉ）を受けて試験のための試験信号を発生するパタ
ーン信号発生回路である。このパターン信号発生回路17
の具体例を第28図に示すと共に、第28図の各部信号〜
のタイミング関係を第29図に示す。

第29図のに示すシリアルクロックＩは第19B図にお
ける発振器32からの出力（システムクロック）である。
そして、第29図のに示すシリアルクロックIIは、前記
シリアルクロックＩから１バイト内のクロック数が１個
（1I）、M5個（5I）と８個（8I）の信号を作成し、これ
らをタイミング信号発生回路16からの信号（g,h,i）で
切替えることによって得られる。

第28図において試験信号を発生するための試験信号パ
ターン発生器はCCITT Rec.0.151に示される回路で構成
できる。

この試験信号パターン発生器の出力はシリアル・パ
ラレル変換され、所定位置（第26図のインフォメーショ
ンＩを含むビット）以外では“L"レベルに設定された
後、試験信号パターン発生回路17の出力となる。

第19B図の付加信号発生回路18は第21図のTOH信号を作
成する。この付加信号発生回路18に入力されるC₀〜C₉は
PTR値を10ビットのバイナリコードで示したものであ
り、第11図のPRT部に挿入される。C₀〜C₉の設定につい
ては前述した通りである。

なお、付加信号発生回路18の出力は第21図のTOH信号
以外の位置では“L"レベルに設定される。

第19B図のオーバーヘッド信号発生回路19は第26図の
インフォメーションＩ以外の信号の設定を行う。このオ
ーバーヘッド信号発生回路19の出力は第26図のインフォ
メーションＩが入るビットでは“L"レベルに設定され
る。

なお、このオーバーヘッド信号発生回路19のゲート端
子の機能は次の通りである。

第27図の一部をPTR＝０の場合について示すと第30図
となる。前記タイミング信号発生回路16では第２の計数
回路14の計数値782をPOHに対応させているため、PTR＝
０の場合POHは４バイトの信号となる。また第１の計数
回路10の計数値270,271,272は第１の計数回路10におい
てTOHに対応させており、このままでは合成回路21にお
いて両信号は同じ時間位置を占めることになる。

前記識別信号発生回路15の出力ｅはこれを避ける目的
で第30図のPOHを１バイトにするために用いられる
（ｊ）。

なお、試験信号パターン発生回路17ではその出力信号
が、その対応する入力信号よりも１バイト遅れるが、こ
れの補正は付加信号発生回路18およびオーバーヘッド信
号発生回路19とをそれぞれ１バイト遅れさすか、または
予め、タイミング信号発生回路16の出力を１バイト進め
ておくことにより行われる。

前記付加信号発生回路18、オーバーヘッド信号発生回
路19およびパターン信号発生回路17の出力は合成（オ
ア）回路21で合成されて、並列／直列変換回路34に出力
される。

なお、制御回路29は前述したようにC₀〜C₉，C₀′〜
C₉′を設定するために、正面パネルの各キースイッチ30
を制御する回路、ディスプレイ23の画面を制御する回
路、この制御回路29全体を制御するCPUを動かすための
プログラムや、C₀〜C₉とC₀′〜C₉′の変換表を収容する
メモリ、キースイッチ30から入力されたPTR値を一時保
持するメモリ等を含んでいる。

以上の第１実施例においては、第１の計数回路10を初
期値が０となるように構成したが、これを他の値にする
ように構成することも可能である。例えば、初期値を21
4、最終値を1023として構成することも可能である。ま
た、作成するフォーマットの規則性に注目し、第１の計
数回路10を２つの計数回路に分けて構成することも可能
である。例えば、０〜89と０〜８の２個の計数回路であ
る。前者は１行内の各信号位置を示し、後者は１〜９行
の区別を示す。本例によれば第１の計数回路の出力本数
は11と増すが、後述する例の場合には有益である。

また、本例では第１の計数回路の計数値の0,1,2を第
１行目のTOHに対応させたが、他の値、例えば809,0,1を
第１行目のTOHに対応させることもできる。

前記は第２の計数回路14にも適用することができる。

前記識別信号発生回路15はメモリの代りにゲートの組
合せでも実現することができる。例えば、第１の計数回
路10が前述の２つの計数回路で構成されている場合、TO
Hは常に0,1,2となるため、識別信号発生回路15は第31図
で示す構成で実現することができる。第31図で35はイン
バータ、36はナンドゲート、37はアンドゲート、38はオ
アゲートである。本例は本発明の実施をメモリを内蔵し
ていないASICで実現する場合に有益である。上記はタイ
ミング信号発生回路16にも適用することができる。

（第２実施例） 155.52Mb/sの信号列中に44.736Mb/sの信号３系列を収容
する場合 この第２実施例を示す第32A,B図と上記第１実施例を
示す第19B図の比較において、回路133と33、110と10、1
11と11、114と14、115と15、116と16、117と17はそれぞ
れ同じ機能を有し、違いは次の通りである。

第32A,B図において132は155.52MHzの発振器である。

第32A,B図の第１の計数回路110はクロック信号（1/8
分周回路133の出力）の計数を2430個（１バイト単位の
信号が2430個で１フレームが構成されるため）ごとに繰
返す。

本実施例のフレームフォーマットを第33図に示すと共
に、第１の計数回路110の出力を第33図に対応させてバ
イナリコードで表現したものを第34図に示す。

後述の３系列の信号が同一のPTR範囲をとるようにす
るため、同一のPTR値に対する計数値は３通りある。第3
2図のC1₀′〜C1₁₁′，C2₀′〜C2₁₁′，C3₀′〜C3₁₁′が
どの値をとるかは後で説明する。

第32A,B図の発生回路135は第26図に示す信号３系列の
うちの１系列（♯１とする）を発生するものであり、他
の♯2,♯３の発生回路136,137も同様の構成で他の２系
列を発生することができる。

第２の計数回路114は第26図の信号列（783バイト）を
カバーするものである。

第32A,B図の発生回路135,136,137内の一致判別回路11
1、第２の計数回路114の入出力部のタイミング関係を第
35図に示す。

第35図でｋは回路133の出力のクロック信号、ｌは第
１の計数回路110の出力、m,n,pは順に、一致判別回路11
1の出力、第２の計数回路114のゲート信号入力、第２の
計数回路114の出力であり、m,n,pのサフィックスは♯1,
♯2,♯３を示す。

第35図はPTR＝522の場合のタイミング図である。

第35図ではPTR値が同一の場合のCN₀′〜CN₁₁′（Ｎ＝
1,2,3）を同一にしたが、第36図のようにCN₀′〜CN₁₁′
を別々にすることもできる。この場合にはゲート信号入
力（n₁，n₂，n₃）も第36図のように変える必要がある。

ゲート信号入力（n₁，n₂，n₃）はSOH,PTRを除いた部
分においてはクロック信号３個に付き１個分しか“L"レ
ベルにならない。従って第２の計数回路114の出力の前
記部分における１バイト幅はクロック信号３個分とな
る。

信号合成回路122は第１実施例と同様な構成を用いて
信号を合成することができる。

第32A,B図のC1₀〜C1₉，C2₀〜C2₉，C3₀〜C3₉は各々、
♯1,♯2,♯３のPTR値である。

なお、試験信号が入らない♯の回路（第32A,B図の13
5,136,137）は省略することができる。その場合の付加
信号、試験信号の代りのダミー信号は信号合成回路122
で作成することができる。

（第３実施例） 51.84Mb/sの信号列中に6.312Mb/sの信号７系列を収容す
る場合 この第３実施例を示す第37A,B図において、回路32,3
3,10,11,14,15,34は前記第１実施例を示す第19B図の同
番号と全く同一の回路で実現できる。

第37A図の211は前記第２実施例を示す第32A図の一致
判別回路111と同様な動作をする第２の一致判別回路で
ある。すなわち、同一のPTR値に対し、第２実施例の一
致判別回路111のC1₀′〜C₁₁′は３通りの値をとり得た
が、第３実施例の第２の一致判別回路211のC1₀′〜C
1₉′では７通りの値をとり得る（第15図参照）。

具体的には6.312Mb/sのPTR値は４フレームにわたって
いるが（第13図）、C1₀′〜C1₉′の設定は１フレーム内
の値としている。例えばPTR値が321,107,214の場合は全
て０に対応する第２の計数回路14の計数値を設定してい
る。

そのため、第２の一致判別回路211は各フレーム毎に
一致信号を出力する。

第３の計数回路212は第13図に示される、４フレーム
分428バイト分の計数を行い、４フレームに１回前記一
致信号により初期値０にリセットされる。

タイミング信号発生回路214は前記計数値を受信し、
第13図に基づく、インフォメーションを含むバイトごと
に“H"レベルになる第１の信号、１バイト当りのインフ
ォメーションが７個,1個,3個のバイトに対応する第2,3,
4の信号を出力する。なお、インフォメーションが１個
のバイトに対応する第３の信号は第13図のS1にダミーが
S2にインフォメーションが含まれるバイトの場合（本実
施例の設定値）にも出力される。第1,2,3,4の信号は信
号合成回路218へ出力される。

パターン信号発生回路215は前記信号を受信し、前記
実施例と同様な方法で試験信号を発生する。信号合成回
路218は前記信号を受信し、所定の付加信号を付加し、
所定のフォーマットの信号を作成する。CN₀〜CN₉（Ｎ＝
１〜７）は第15図の各々対応する♯のV1,V2内のPTRに設
定する信号である。

（第４実施例） 51.84Mb/sの信号列から44.736Mb/sの信号を取出し、誤
り検出を行う場合 この第４実施例を示す第38A,B図において、401は入力
信号中のフレームの先頭バイト（第21図のA1）位置を特
定するためのフレーム同期回路である。このフレーム同
期回路401は、入力信号に含まれるフレーム同期信号A1,
A2を検出することによってフレーム同期を確立した後、
入力信号のA1に対応した時間位置ごとに“H"レベルの位
置信号を出力する。

また、フレーム同期回路401は、入力クロック信号の
バイト単位で動作するバイトクロック信号（１周期は入
力クロック信号８ビットに対応。以後、本信号を入力ク
ロック信号と呼ぶ）への変換と、入力信号の1/8周波数
８系列のデータ信号への変換を行う。

第１の計数回路402は、前記フレーム同期回路401から
の位置信号が“H"レベルになるごとに“0"から計数を開
始することを除くと、第19B図の第１の計数回路10と同
じ機能を持つ。この第１の計数回路402は、外部信号に
より計数値を“0"にセットできる機能を第19B図の第１
の計数回路10に追加することにより実現することができ
る。

また、一致判別回路403、第２の計数回路404、識別信
号発生回路405、タイミング信号発生回路406はそれぞれ
第19B図の11,14,15,16と同じ機能を有し、同一回路を利
用することができる。

H1,H2ラッチ回路407はデータ信号から第21図に示すH
1,H2を取出すための回路である。この場合、H1,H2に対
応する402の計数値は第20図と第21図の比較によりそれ
ぞれ270,271となるので、H1,H2ラッチ回路407は、例え
ば第31図のようなゲート回路の組合せで、コード270お
よび271が入力されるごとにラッチパルスを出力する回
路を構成し、このラッチパルスでデータ信号からH1,H2
信号を取出す。

変換回路408はH1,H2内のPTR値（第11図）を対応する
第20図の値に変換する回路である。例えばデータ信号か
ら取出したPTR値が０の場合、273を出力する。

信号発生側においてはこの変換をCPUを含む制御回路2
9で行っていたが、受信側ではこの変換を高速（１フレ
ーム 125μｓごと）で行う必要があるためCPUを介する
ことなくハードで行っている。この変換回路408はメモ
リを用いて実現することもできる。

タイミング信号発生回路406の出力は第19B図のタイミ
ング信号発生回路16の出力と同様な信号を出力する。j1
は第２の計数回路404の出力の計数値０を基準として、
データ信号が第26図に示すインフォメーションＩを含む
バイトとなるごとに“H"レベルとなる。k1は同様にデー
タ信号が１バイト中５個のインフォメーションＩを含む
バイトとなるごとに“H"レベルとなる。１はデータ信
号が第26図のインフォメーションＩが入っているバイト
となるごとに“H"レベルとなる。

誤り検出回路409では、データ信号から前記j1,k1,
１を用いてインフォメーション信号を取出し、本信号と
前記j1,k1,１、クロック信号、入力クロック信号、識
別信号発生回路405の出力を用いて誤り検出を行う。こ
の誤り検出回路409は従来技術で構成できるため説明を
省略する。第39図に第38A,B図の主な信号のタイミング
関係を示す。

第39図において、a₁は入力クロック８個毎に動作する
バイトクロック、b₁は入力信号をバイト単位で表示した
ものである。b₁の信号中、A1,A2,C1,H1,H2,H3はTOHであ
り、これら以外はPTR＝０とした場合の第26図の信号を
記入したものである。

またb₁の信号中、5Iは第26図に示される５個のインフ
ォメーションＩが入るバイトを示し、8Iは第26図の200I
の一部である。

c₁はフレームの先頭位置を示す信号であり、本実施例
では実際の信号（A1）よりも１バイト前に来るようにし
ている。

d₁は第１の計数回路402の出力の計数値をバイナリコ
ードで示したものである。

e₁は10ビットのバイナリコードで示したPTR値、f₁は
それをd₁の値に対応するように変換したものである。

g₁は第２のフレームの先頭バイト（J1）の位置を示す
信号、h₁は第１のフレームのTOHの位置を示す信号であ
る。

i₁は第２の計数回路404の出力の計数値をバイナリコ
ードで示したものである。常にJ1の位置に782が来る。

j₁はインフォメーションが含まれるバイトを示す信
号、k₁は１バイト中５個のインフォメーションＩを含む
バイトを示す信号である。

（第５実施例） 第２実施例で示した入力信号に対して誤り測定を行なう
場合 第40A,B図は第５実施例の要部の構成図である。

第40A,B図の各回路は識別信号発生回路405を除き第38
A,B図の対応する回路と同様な機能を有し、第38A,B図で
同様な構成で実現することができる。

識別信号発生回路405は第32B図の識別信号発生回路11
5と同様な機能を有し、同一の回路で実現することがで
きる。

回路411,412はそれぞれ第２（♯２）及び第３（♯
３）の信号列の誤りを検出する回路であり、H1,H2ラッ
チ回路407のH1,H2ラッチ位置を変えること以外は第１
（♯１）の回路410と同じ回路を使用することができ
る。

第41図に第40図A,Bのタイミング関係を示す。

なお、誤り測定を１信号列についてのみ行う場合には
回路411,412の部分を省略することができる。

（第６実施例） 第３実施例で示した入力信号に対して誤り測定を行なう
場合 第42A,B図は第６実施例の要部の構成図である。

第42A,B図は第１のゲート回路405を除き第38図と同様
な構成で実現することができる。識別信号発生回路405
は第40図の識別信号発生回路405と同様な構成で実現す
ることができる。

なお、第42A,B図は6.312Mb/sの信号１系列の誤り測定
の例であるが、測定する系列を増す場合には点線内の回
路を１系列当り１組増すことで対応することができる。

従って、以上詳述したように本発明によれば、SONET
等の同期多重化伝送方式を採用したデジタル通信回線シ
ステムの品質評価に向けられるものが具備すべき特有の
機能および広範な応用化を可及的に簡易な構成で実現し
得るようにした極めて良好な同期多重化伝送方式による
信号発生装置および信号受信装置を提供することができ
る。

［産業上の利用可能性］ 本発明の同期多重化伝送方式による信号発生装置およ
び信号受信装置は、SONET等の同期多重化伝送方式を採
用したデジタル通信回線システムの誤り率測定を含む各
種の品質評価に利用することが可能である。

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】１フレームが、付加信号を収容すべく所定
   の間隔を有して複数の期間に配列される付加信号収容領
   域と、この付加信号収容領域と重なり合わないで互いに
   インターリーブした関係にある領域で情報信号を収容す
   る情報信号収容領域とからなり、前記情報信号が前記情
   報信号の先頭部を示す少なくとも一つのパスオーバーヘ
   ッド信号と前記パスオーバーヘッド信号に後続させて所
   定の間隔を有して複数の期間に配列されるパターン信号
   とからなり、前記パスオーバーヘッド信号が前記情報信
   号収容領域内の任意の位置をとり得るようになされた前
   記付加信号と情報信号とを含む信号列を前記１フレーム
   単位として発生するもので、 前記１フレーム期間に対応する所定の周波数を有するシ
   ステムクロックおよび該システムクロックを所定分周し
   た１バイト単位を示すクロックを発生するクロック発生
   回路と、 前記クロック発生回路からの前記１バイト単位を示すク
   ロックを受けて前記１フレーム期間に対応するクロック
   数を繰り返し計数すると共に、その計数値を順次に出力
   する第１の計数回路と、 前記第１の計数回路からの計数値を受けて前記第１の計
   数回路の計数開始を前記１フレーム期間の開始として前
   記付加信号収容領域と前記情報信号収容領域とを識別す
   る識別信号を出力する識別信号発生回路と、 前記情報信号収容領域における前記パスオーバーヘッド
   信号の所望の挿入位置を前記１フレームの先頭部からの
   アドレス値として出力すると共に、このアドレス値に対
   応するポインタ値を出力するアドレス情報発生回路と、 前記第１の計数回路からの計数値と前記アドレス情報発
   生回路からのアドレス値とが一致したときに一致信号を
   出力する一致判別回路と、 前記一致判別回路からの前記一致信号を受けるごとに、
   前記クロック発生回路からの前記１バイト単位を示すク
   ロックを前記識別信号発生回路からの識別信号に従って
   前記１フレーム期間のうち前記付加信号収容領域を除い
   た前記情報信号収容領域に対応するクロック数を繰り返
   し計数すると共に、その計数値を順次に出力する第２の
   計数回路と、 前記第２の計数回路からの計数値を受けて前記情報信号
   収容領域内のパターン信号を発生するためのタイミング
   信号を出力するタイミング信号発生回路と、 前記タイミング信号発生回路からのタイミング信号と、
   前記クロック発生回路からの前記システムクロックおよ
   び前記１バイト単位を示すクロックに従って前記情報信
   号収容領域から前記パスオーバーヘッド信号を除いた期
   間に所望のパターン信号を出力するパターン信号発生回
   路と、 前記第１の計数回路からの計数値および前記アドレス情
   報発生回路からのポインタ値を受けて、前記１フレーム
   期間の開始を基準として少なくとも前記ポインタ値を含
   む付加信号を前記付加信号収容領域の期間に出力する付
   加信号発生回路と、 前記第２の計数回路からの計数値を受けて前記情報信号
   収容期間内の所望の位置に所定のパスオーバーヘッド信
   号を出力するパスオーバーヘッド信号発生回路と、 前記パターン信号発生回路からの前記所望のパターン信
   号、前記付加信号発生回路からの前記ポインタ値を含む
   付加信号および前記パスオーバーヘッド信号発生回路か
   らの前記所定のパスオーバーヘッド信号を合成して所定
   の信号列形態として出力する信号合成回路とを具備する
   同期多重化伝送方式による信号発生装置。
2. 【請求項２】１フレームが、付加信号を収容すべく所定
   の間隔を有して複数の期間に配列される付加信号収容領
   域と、この付加信号収容領域と重なり合わないで互いに
   インターリーブした関係にある領域で情報信号を収容す
   る情報信号収容領域とからなり、前記情報信号が前記情
   報信号の先頭部を示す少なくとも一つのパスオーバーヘ
   ッド信号と前記パスオーバーヘッド信号に後続させて所
   定の間隔を有して複数の期間に配列されるパターン信号
   とからなり、前記パスオーバーヘッド信号が前記情報信
   号収容領域内の任意の位置をとり得るようになされた前
   記付加信号と情報信号とを含む信号列を受けて前記１フ
   レーム単位にフレーム同期した同期信号を出力するフレ
   ーム同期回路と、 前記１フレーム期間に対応する所定の周波数を有するシ
   ステムクロックから該システムクロックを所定分周した
   １バイト単位を示すクロックを発生するクロック発生回
   路と、 前記クロック発生回路からの前記１バイト単位を示すク
   ロックを受けて前記１フレーム期間に対応するクロック
   数を前記フレーム同期回路からの同期信号に同期して繰
   り返し計数すると共に、その計数値を順次に出力する第
   １の計数回路と、 前記第１の計数回路からの計数値を受けて前記第１の計
   数回路の計数開始を前記１フレーム期間の基準として前
   記付加信号収容領域と前記情報信号収容領域とを識別す
   る識別信号を出力する識別信号発生回路と、 前記信号列を基に前記付加信号収容領域内における付加
   信号から前記情報信号収容領域における前記情報信号の
   先頭位置を示す値を読み取り出力する位置情報検出回路
   と、 前記第１の計数回路からの出力と前記位置情報検出回路
   からの前記先頭位置を示す値とに従って、前記情報信号
   収容領域における前記情報信号の先頭位置を検出したと
   きに検出信号を出力する位置検出回路と、 前記位置検出回路からの前記検出信号を受けるごとに、
   前記識別信号発生回路からの前記識別信号を基に前記１
   フレーム期間のうち前記付加信号収容領域を除いた前記
   情報信号収容領域の全領域に入るクロック数を繰り返し
   計数して出力する第２の計数回路と、 前記第２の計数回路からの出力および前記信号列に従っ
   て前記パターン信号を取り出すパターン信号検出回路を
   具備する同期多重化伝送方式による信号受信装置。
3. 【請求項３】１つのフレームは、付加信号が入る期間A1
   （t₁）と、情報を伝えるためのパターン信号とともにそ
   の先頭に付加される少なくとも１つのパスオーバーヘッ
   ド信号（POH）とが入る期間B1（t₂）とからなり、前記
   パスオーバーヘッド信号とそれに続く前記パターン信号
   は前記期間A1の所望の位置から開始されるような信号列
   を発生する信号発生装置であって、 システムクロック信号を1/L分周したクロック信号を出
   力するクロック発生器と、 前記クロック信号を受けて、前記１つのフレーム分の期
   間（t₁＋t₂）に入るクロック数を繰り返し計数し、計数
   値を出力する第１の計数回路と、 前記第１の計数回路の計数開始を前記フレームの開始と
   して、前記期間A1とB1期間とを識別するための識別情報
   を出力する識別信号発生器と、 前記期間B1に挿入したいパスオーバーヘッド信号の前記
   所望の位置を前記フレームの開始からのアドレス値とし
   て出力するアドレス情報発生回路と、 前記第１の計数回路の出力と前記アドレス値とが一致し
   たときに一致信号を出力する一致判別回路と、 前記一致信号を受けるごとに、前記クロック信号から前
   記識別信号を基に前記期間A1を除く前記期間B1全部に入
   るクロック数を繰り返し計数して出力する第２の計数回
   路と、 前記第２計数回路の出力、前記クロック信号及び前記シ
   ステムクロックを受けて、前記期間B1から前記パスオー
   バーヘッド信号を除く位置に所望のパターン信号を出力
   するパターン発生回路と、 前記フレームの開始を基準に、少なくとも前記アドレス
   値に相当するポインタ値を含むＬビットパラレルデータ
   の付加信号を期間A1に発生して出力する付加信号発生回
   路と、 前記第２の計数回路の出力を基に前記期間B1内の所望の
   位置にパスオーバーヘッド信号を出力するオーバーヘッ
   ド信号発生回路と、 前記パターン発生回路の出力、前記オーバーヘッド信号
   発生回路の出力および前記付加信号発生回路の出力を合
   成してシリアルな前記信号列を出力する信号合成回路と
   を備えたことを特徴とする同期多重化伝送方式による信
   号発生装置。
4. 【請求項４】前記一致判別回路と前記一致判別回路に接
   続される第２の計数回路と前記第２の計数回路に接続さ
   れるパターン発生回路とを１組としてこれを複数組並列
   にして第１の計数回路に接続するとともに、 アドレス情報発生回路が各組の前記一致回路に前記期間
   B1に挿入したいパスオーバーヘッド信号の前記所望の位
   置を前記フレームの開始からのアドレス値として出力
   し、 付加信号発生回路がフレームの開始を基準に、少なくと
   も各組の前記アドレス値に相当するポインタ値を含む付
   加信号を期間A1に発生して出力し、 オーバーヘッド信号発生回路が各組の前記第２の計数回
   路の出力を基に前記期間B1内の所望の位置に各組に対応
   したパスオーバーヘッド信号を出力し、 信号合成回路が前記オーバーヘッド信号発生回路の出
   力、前記付加信号発生回路の出力および各組の前記パタ
   ーン発生回路の出力を合成して、各組の前記パターン発
   生回路が出力する所望の複数のパターン信号を前記期間
   B1に入れてシリアルな信号列を出力するようにしたこと
   を特徴とする請求の範囲３に記載の同期多重化伝送方式
   による信号発生装置。
5. 【請求項５】識別信号発生回路と入力が識別信号発生回
   路と同一にされた一致判別回路および付加信号発生回路
   と、前記一致判別回路に接続される第２の計数回路と、
   前記第２の計数回路に接続されるパスオーバーヘッド信
   号発生回路とを１組としてこれを複数組縦列にして先頭
   の組の前記一致判別回路の入力を第１の計数回路に接続
   し、最後の組の第２の計数回路の出力をパターン発生回
   路に接続するとともに、 信号合成回路が前記パターン発生回路の出力、各組の前
   記オーバーヘッド信号発生回路の出力、各組の前記識別
   信号発生回路の出力および各組の前記付加信号発生回路
   の出力を合成して、前記パターン発生回路が出力する所
   望のパターン信号を期間B1に入れてシリアルな信号列を
   出力するようにしたことを特徴とする請求の範囲３に記
   載の同期多重化伝送方式による信号発生装置。
6. 【請求項６】所定の信号列を受信して前記信号列のフレ
   ームに同期したフレーム同期信号を出力するとともに前
   記クロック信号を出力するフレーム同期回路と、 前記クロック信号を受けて、前記１つのフレーム分の期
   間（t₁＋t₂）に入るクロック数を前記フレーム同期信号
   に同期して繰り返し計数し、計数値を出力する第１の計
   数回路と、 前記フレームの開始を基準として、付加信号が入る期間
   A1と情報信号が入る期間B1とを識別するための識別情報
   を出力する識別信号発生回路と、 前記信号列を基に前記期間A1における付加信号から前記
   B1領域における前記情報信号の先頭位置を示す値を読み
   とり出力する位置情報検出回路と、 前記第１の計数回路の出力と前記先頭位置を示す値とを
   基に、前記B1領域における前記情報信号の先頭位置を検
   出したときに検出信号を出力する位置検出回路と、 前記検出信号を受けるごとに、前記識別信号を基に前記
   １フレーム期間から期間A1を除いた期間B1全部に入るク
   ロック数を繰り返し計数して出力する第２の計数回路と
   を備え、 前記第２の計数回路からの出力および前記信号列を基に
   前記パターン信号を取り出すパターン信号検出回路を備
   えたことを特徴とする同期多重化伝送方式による信号受
   信装置。
7. 【請求項７】位置検出回路と、前記位置検出回路の入力
   に接続された識別信号発生回路および位置情報検出回路
   と、前記位置検出回路に接続される第２の計数回路と、
   前記第２の計数回路からの出力および受信した信号列を
   基にパターン信号を取り出すパターン信号検出回路とを
   １組としてこれを複数組並列に備えて第１の計数回路に
   接続したことを特徴とする請求の範囲６に記載の同期多
   重化伝送方式による信号受信装置。
8. 【請求項８】位置検出回路と、前記位置検出回路の入力
   に接続された識別信号発生回路および位置情報検出回路
   と、前記位置検出回路に接続される第２の計数回路とを
   １組としてこれを複数組縦列にして、先頭の組の前記位
   置検出回路の入力を第１の計数回路に接続し、最後の組
   の第２の計数回路の出力と各組の前記位置情報検出回路
   の出力とをパターン信号検出回路に接続したことを特徴
   とする請求の範囲６に記載の同期多重化伝送方式による
   信号受信装置。