JP2971687B2 - ビット誤り付加装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＣＭ通信等の各種の
デジタル通信システムに組込まれた各信号処理装置及び
伝送路を試験するための試験信号を発生する試験信号発
生装置に係わり、特に、この試験信号発生装置から出力
される試験信号に故意にビット誤りを付加するビット誤
り付加装置に関する。

【０００２】

【従来の技術】例えば、図６に示す通信システムにおい
ては、一方の送受信装置１にＮ個の端末２が接続され、
他方の送受信装置３にＮ個の端末４が接続されている。
送受信装置１，３は相互に１本の伝送路５で接続されて
いる。そして、一方の送受信装置１が自己に接続さた各
端末２の各データを他方の各端末４へ送信する場合は、
各端末２からのＮ個の各データ、すなわちＮチャンネル
の各データを、図７に示すように、フレーム周期Ｔ₀ を
有する１本のデジタル信号に時分割多重化して伝送路５
へ出力する。図７に示すフォーマットのデジタル信号を
受信した受信側の送受信装置３はこのデジタル信号に含
まれる時分割多重化されたＮチャンネルの各データを分
離して各端末４へ送信する。

【０００３】このような時分割多重化されたデジタル信
号を処理する通信機器の動作特性を評価する場合は、予
め定められたパルスパータンを有するデジタル試験信号
を試験対象通信機器に印加して、該当通信機器が正常に
動作するか否かを調べる。

【０００４】近年、デジタル通信の高速化が進むに伴っ
て、試験対象通信機器に対する通常の動作試験の他に、
試験対象デジタル信号伝送区間の特性の一つとしてビッ
ト誤り率が重要な指標になってきている。すなわち、評
価対象の通信機器やデジタル信号伝送区間に印加するデ
ジタル試験信号に故意にビット誤りを付加して、試験対
象通信機器がそのビット誤りを正しく検出するか、又は
試験対象デジタル信号伝送区間が正しくそのビット誤り
を伝送しているかを評価する。

【０００５】具体的には、予め定められたビット誤り周
期Ｔ_E 毎にビット誤りを付加したデジタル試験信号を一
定時間継続して印加し、測定対象の出力側でビット誤り
率を測定し、両者がどの程度一致しているかを評価す
る。

【０００６】図８は、Ｎチャンネルの各データを時分割
多重化して伝送する図６に示した通信システムの各通信
機器又は伝送路に対する試験を実施するための試験信号
を発生する試験信号発生装置の概略構成を示すブロック
図である。

【０００７】図示しないクロック発振器から供給される
周期Ｔ_C （＝１／ｆ_C ｆ_C ；搬送周波数）を有する基
準クロック信号ａは入力端子６を介して１／Ｎ分周器７
へ入力される。１／Ｎ分周器７で１／Ｎに分周された分
周クロック信号ｂは次のパルスパターン発生回路８へ入
力されると共に、ビット誤り付加装置１０内の１／Ｍ分
周器９へ印加される。１／Ｍ分周器９は入力した分周ク
ロック信号ｂをさらに１／Ｍ（Ｍ：正整数）に分周し
て、分周信号ｄとして出力する。

【０００８】パルスパターン発生回路８は、図９に示す
ように、分周クロック信号ｂに同期して、Ｎチャンネル
のデジタル試験信号ｃを同時に出力する。各チャンネル
のデジタル試験信号ｃは例えば（２ⁿ −１）ビット周期
を有する擬似ランダム信号で構成されている。Ｎチャン
ネルの各デジタル試験信号ｃは次のマルチプレクサ回路
１１へ印加される。但し、Ｎチャンネルのうち例えば１
番目のチャンネル１のデジタル試験信号ｃのみは信号反
転回路としての排他的論理和ゲート１２を介してマルチ
プレクサ回路１１へ印加される。

【０００９】この排他的論理和ゲート１２の他方の入力
端子には前記１／Ｍ分周器９から出力された分周信号ｄ
が入力されている。したがって、チャンネル１のデジタ
ル試験信号ｃの各ビットデータは分周信号ｄがハイ
（Ｈ）レベル状態において信号レベルが強制的に反転さ
れる。すなわち、ビット誤りが付加される。

【００１０】マルチプレクサ回路１１は入力されたＮチ
ャンネルのデジタル試験信号ｃを前記基準クロック信号
ａに同期して、フレーム周期Ｔ₀ を有する１本の試験信
号ｅに時分割多重化して出力端子１３へ出力する。

【００１１】図１０は、チャンネル数Ｎが８に設定さ
れ、かつ１／Ｍ分周期９の分周比Ｍが３に設定された場
合における各部の動作を示すタイムチャートである。

【００１２】この場合、パルスパターン発生回路８から
出力される８チャンネルの各デジタル試験信号ｃの一つ
のデータを出力する周期は基準クロック信号ａの周期Ｔ
_C のＮ（＝８）倍となり、最終的に出力端子から出力さ
れる試験信号ｅのフレーム周期Ｔ₀ に等しくなる。ま
た、１／Ｍ分周器９から出力される分周信号ｄの周期は
基準クロック信号ａの周期Ｔ_C に対して（Ｎ×Ｍ＝２
４）倍となる。したがって、チャンネル１のデジタル試
験信号ｃに１つのビット誤りが発生するビット誤り周期
Ｔ_E は(1) 式に示すように、基準クロック信号ａの周期
Ｔ_C の２４倍、すなわちフレーム周期Ｔ₀ の３倍とな
る。

【００１３】 Ｔ_E ＝（Ｎ×Ｍ）Ｔ_C ＝Ｍ・Ｔ₀ …(1) したがって、出力端子１３から出力される試験信号ｅに
は２４ビットに１個のビット誤りが含まれる。この実施
例においては、チャンネル１の１番目のデータ１１と４
番目のデータ４１の信号レベルが反転され、ビット誤り
となる。

【００１４】このように、ビット誤り付加装置１０を組
込むことによって、一定のビット誤り周期Ｔ_E で試験信
号ｅに故意にビット誤りを付加できる。

【００１５】

【発明が解決しようとする課題】しかしながら、図８に
示すビット誤り付加装置１０においてはビット誤りが付
加されるチャンネルがある特定チャネルに固定される問
題が生じる。

【００１６】したがって、ＰＣＭ通信回線のある一部の
伝送路や保守区間（下位レイヤ）において、ビット誤り
試験を実施する場合に、試験しようとするチャンネルに
全くビット誤りが発生しない場合が生じて、正確なビッ
ト誤り解析を実施できない問題が生じる。

【００１７】例えば、図８のビット誤り付加装置１０が
組込まれた試験信号発生装置において、チャンネル数Ｎ
が８で、１／Ｍ分周器９の分周比Ｍを１２５に設定した
場合には、試験信号ｅに付加されるビット誤りのビット
誤り率（１／Ｔ_E ）は １×１０^-5であり、チャンネル
１〜チャンネル８のうちの特定チャンネルのみにしかビ
ット誤りが付加されない。

【００１８】本発明はこのような事情に鑑みてなされた
ものであり、パルスパターン発生回路から出力される各
デジタル試験信号のうちビット誤りを付加するチャネル
を順番または一定の手順に従って指定していくことによ
って、全てのチャンネルにビット誤りを均等に付加する
ことができ、たとえ多重化されたデータ信号を取扱う試
験対象に対しても高度なビット誤り試験を実施できるビ
ット誤り付加装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記課題を解消するため
に、本発明のビット誤り付加装置は、基準クロック信号
を１／Ｎ（Ｎ：正整数）に分周する１／Ｎ分周器と、こ
の１／Ｎ分周器から出力される分周クロック信号に同期
してＮチャンネルのデジタル試験信号を並列出力するパ
ルスパターン発生回路と、このパルスパターン発生回路
から出力されたＮチャンネルのデジタル試験信号を基準
クロック信号に同期して１つの試験信号に多重化するマ
ルチプレクサ回路とを有する試験信号発生装置に組込ま
れる。

【００２０】そして、このビット誤り付加装置は、分周
クロック信号を１／Ｍ（Ｍ：正整数）に分周する１／Ｍ
分周器と、１／Ｍ分周器から出力される分周信号を計数
して計数値を出力するカウンタ回路と、Ｎ個の出力信号
を有し、計数値が指定する１個の出力信号をビット誤り
付加信号とするデコーダ回路と、マルチプレクサ回路へ
入力される各チャンネルのデジタル試験信号の信号路に
介挿され、かつデコーダ回路の各出力信号が印加され、
印加された出力信号がビット誤り付加信号のとき該当チ
ャンネルのデジタル試験信号の信号レベルを反転するＮ
個の信号反転回路とを備えたものである。

【００２１】また、別の発明においては、上述した各手
段に加えて、１／Ｍ分周器から出力される分周信号を１
／Ｋ（Ｋ：正整数）に分周して動作禁止信号として出力
する１／Ｋ分周器を設け、かつ１／Ｍ分周器へ入力され
る分周信号の信号路に、１／Ｋ分周器から出力された動
作禁止信号の継続期間中分周信号の１／Ｍ分周器に対す
る入力を禁止するゲート回路を介挿している。

【００２２】さらに別の発明のビット誤り付加装置にお
いては、請求項１の各手段に加えて、デコーダ回路に対
する計数値の入力路に、デコーダ回路に印加する計数値
を、必要に応じて、外部から指定されたビット誤り付加
チャンネルに対応する計数値に固定する誤りチャンネル
固定回路を介挿している。

【００２３】

【作用】このように構成されたビット誤り付加装置にお
いては、１／Ｎ分周器から出力された分周クロック信号
は１／Ｍ分周器でもってさらに１／Ｍに分周される。こ
の１／Ｍ分周器から出力される分周信号のクロックが次
のカウンタ回路で計数される。したがって、計数値はビ
ット誤り周期（Ｎ・Ｍ・Ｔ_C ）経過する毎に値が更新さ
れていく。デコーダ回路はこの計数値が入力される毎
に、該当計数値によって指定されるチャンネルの出力信
号をビット誤り付加信号とする。

【００２４】したがって、マルチプレクサ回路へ入力さ
れるＮチャンネルのデジタル試験信号のうち、デコーダ
回路で順番に指定されたチャンネルのデジタル試験信号
にビット誤りが付加される。よって、一定周期で全ての
チャンネルのデジタル試験信号にビット誤りが付加され
る。

【００２５】また、別の発明においては、１／Ｍ分周器
から出力される分周信号を１／Ｋ分周器でさらに分周し
て、この分周信号を動作禁止信号として、１／Ｍ分周器
に対する分周クロック信号の信号路に介挿されたゲート
回路へ印加している。

【００２６】したがって、（Ｎ・Ｍ・Ｋ・Ｔ_C ）周期を
有する動作禁止信号が入力する毎に、１／Ｍ分周器にお
ける計数動作が遅延される。その結果、ビット誤り周期
（Ｎ・Ｍ・Ｔ_C ）経過する毎に値が更新されていく計数
値が、さらに、（Ｎ・Ｍ・Ｋ・Ｔ_C ）周期毎に１つずれ
る。よって、テコーダ回路からビット誤り周期（Ｎ・Ｍ
・Ｔ_C ）毎に異なるチャンネルに順番にビット誤り付加
信号を割付けているが、さらに、（Ｎ・Ｍ・Ｋ・Ｔ_C ）
周期毎に同一のチャンネルに対して連続してビット誤り
付加信号が割付けられる。

【００２７】その結果、全体としてのビット誤り周期が
さらに長くなり、よりランダムにビット誤りが付加され
る。

【００２８】さらに、別の発明においては、必要に応じ
て、誤りチャンネル固定回路によって、ビット誤りを生
じさせるチャンネルを任意に指定できる。

【００２９】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００３０】図１は実施例のビット誤り付加装置が組込
まれた試験信号発生装置の概略構成を示すブロック図で
ある。図８に示す従来装置と同一部分には同一符号が付
してある。したがって、重複する部分の詳細説明は省略
されている。また、図２は実施例ビット誤り付加装置の
要部を取出して示す詳細回路ブロック図である。

【００３１】入力端子６から入力された周期Ｔ_C を有す
る基準クロック信号ａは１／Ｎ分周器７で分周されて、
分周クロック信号ｂとしてパルスパターン発生回路８へ
印加される。パルスパターン発生回路８は、図２に示す
ように、フレーム周期Ｔ₀ （＝Ｎ・Ｔ_C ）を有する分周
クロック信号ｂに同期して、Ｎチャンネルの各デジタル
試験信号を出力する。なお、実施例装置においては、チ
ャンネル数Ｎは８に設定されているので、８チャンネル
の各デジタル試験信号ｃ₁ 〜Ｃ₈ が出力される。

【００３２】パルスパターン発生回路８から出力された
各デジタル試験信号ｃ₁ 〜ｃ₈ は、それぞれ信号反転回
路としての排他的論理和ゲート１４₁ 〜１４₈ を介して
マルチプレクサ回路１１へ入力される。マルチプレクサ
回路１１は、入力されたＮ（＝８）チャンネルの各デジ
タル試験信号ｃ₁ 〜ｃ₈ を、前記基準クロック信号ａに
同期して、フレーム周期Ｔ₀ を有する１本の試験信号ｅ
₁ に時分割多重化して出力端子１３へ出力する。

【００３３】１／Ｎ分周器７から出力された分周クロッ
ク信号ｂはゲート回路としてのオアゲート１５を介して
１／Ｍ分周器９のクロック端子へ印加されると共に、誤
りチャンネル固定回路１６を構成する３個のフリップフ
ロップ（ＦＦ）１７ａ〜１７ｃの各トリガ端子Ｔへ印加
される。

【００３４】１／Ｍ分周器９は入力された分周クロック
信号ｂをさらに１／Ｍに分周して分周信号ｄとして出力
する。１／Ｍ分周器９から出力された分周信号ｄはカウ
ンタ回路１８及び１／Ｋ分周器１９の各クロック端子へ
印加される。

【００３５】１／Ｋ分周器１９は入力した分周信号ｄを
さらに１／Ｋ（Ｋ：正整数）に分周して、図５に示すよ
うに、一定パルス幅Ｔ₀ （＝Ｎ・Ｔ_C ）を有する動作禁
止信号ｇとして出力する。したがって、この動作禁止信
号ｇの周期Ｔ_G は基準クロック信号ａの周期Ｔ_C に対し
て(2) 式に示すように（Ｎ・Ｍ・Ｋ）倍となる。

【００３６】 Ｔ_G ＝（Ｎ・Ｍ・Ｋ）Ｔ_C ＝３Ｋ・Ｔ₀ ＝８Ｔ_E …(2) 例えば、分周比Ｋを試験信号ｅ₁ に対する多重化のチャ
ンネル数Ｎ（＝８）に設定し、分周比Ｍを３に設定する
と、Ｔ_G ＝１９２Ｔ_C となる。そして、パルス幅は８Ｔ
_C となる。

【００３７】１／Ｋ分周器１９から出力された動作禁止
信号ｇは操作者が操作する切換スイッチ２０を介して前
記オアゲート１５の他端へ印加される。したがって、１
／Ｍ分周器９には、Ｈレベルの動作禁止信号ｇが印加さ
れている期間（フレーム周期Ｔ₀ ）、周期Ｔ₀ の分周ク
ロック信号ｂが入力されたとしても計数されない。した
がって、１／Ｍ分周器９から出力される分周信号ｄは１
パルス抜ける。

【００３８】カウンタ回路１８は、１／Ｍ分周器９から
出力される分周信号ｄを計数し、計数値を並列４ビット
（４桁）のデータ（Ｄ₁ ，Ｄ₂ ，Ｄ₃ ，Ｄ₄ ）として出
力する。４ビットデータで表現できる計数値は１０進法
で１〜１６であるので、計数値が１６に達すると、次の
分周信号ｄ入力に応動して計数値が１の初期値に戻る。

【００３９】したがって、各桁のデータＤ₁ ，Ｄ₂ ，Ｄ
₃ ，Ｄ₄ は図４のタイムチャートに示すように、分周信
号ｄを１／２，１／４，１／８，１／１６にそれぞれ分
周した信号波形を示す。

【００４０】カウンタ回路１８から出力された各桁のデ
ータＤ₁ ，Ｄ₂ ，Ｄ₃ はそれぞれ排他的論理和ゲート２
１₁ ，２１₂ ．２１₃ を介して誤りチャンネル固定回路
１６内の各ＦＦ１７ａ，１７ｂ，１７ｃのデータ端子Ｄ
へ印加される。さらに、残りの桁のデータＤ₄ は前記各
排他的論理和ゲート２１₁ ，２１₂ ．２１₃ の他端へ印
加されている。したがって、最も周期の長い桁のデータ
Ｄ₄ がＨレベル期間においては、残りの各桁信号Ｄ₁ ，
Ｄ₂ ，Ｄ₃ の信号レベルが反転される。

【００４１】各ＦＦ１７ａ，１７ｂ，１７ｃは、セット
端子Ｓ及びリセット端子Ｒが共に［Ｌ］に固定された状
態において、トリガ端子Ｔに周期Ｔ₀ の分周クロック信
号ｂが入力される毎にデータ端子Ｄに印加されている各
データＤ₁ ，Ｄ₂ ，Ｄ₃ を取込んで次のデコーダ回路２
２へ印加する。

【００４２】各ＦＦ１７ａ，１７ｂ，１７ｃのセット端
子Ｓ及びリセット端子Ｒには誤りチャンネル指定部２３
からＨレベル又はＬレベルの各指定信号が印加される。
例えば、セット端子Ｓ，リセット端子Ｒを［Ｈ］及び
［Ｌ］に固定すれば、出力端子ＱのデータＤ値は［Ｈ
（＝１）］に固定される。逆に、セット端子Ｓ，リセッ
ト端子Ｒを［Ｌ］及び［Ｈ］に固定すれば、出力端子Ｑ
のデータＤ値は［Ｌ（＝０）］に固定される。したがっ
て、誤りチャンネル指定部２３によって、デコーダ回路
２２に印加される各データＤ₁ ，Ｄ₂ ，Ｄ₃ の組合せ
［Ｄ₁ Ｄ₂ Ｄ₃ ］で定まる計数値を任意の値に固定でき
る。

【００４３】デコーダ回路２２から出力されるチャンネ
ル１からチャンネル８まで各チャンネルに対応する８本
の出力信号ｈ₁ ，ｈ₂ ，…，ｈ₇ ，ｈ₈ が、前記各チャ
ンネルの排他的論理和ゲート１４₁ ，１４₂ ，…，１４
₇ ，１４₈ の他方の入力端子へ印加されている。そし
て、デコーダ回路２２は、周期Ｔ_E （＝３Ｔ₀ ）の分周
信号ｄが入力される毎に、入力された計数値［Ｄ₁ Ｄ₂
Ｄ₃ ］が示す１つの出力信号をＨレベルのビット誤り付
加信号とする。例えば計数値［Ｄ₁ Ｄ₂ Ｄ₃ ］が［００
０］の場合はチャンネル１の出力信号ｈ₁ がＨレベルの
ビット誤り付加信号となり、計数値［Ｄ₁ Ｄ₂ Ｄ₃ ］が
［１１０］の場合はチャンネル７の出力信号ｈ₇ がＨレ
ベルのビット誤り付加信号となる。

【００４４】カウンタ回路１８から出力される計数値
［Ｄ₁ Ｄ₂ Ｄ₃ ］は順番に上昇されていくので、パルス
パータン発生回路８から出力される各デジタル試験信号
ｃ₁ 〜ｃ₈ には順番にビット誤り付加信号が印加され
て、ビット誤りが付加される。ビット誤りが付加された
各テジタル試験信号ｃ₁ 〜ｃ₈ はマルチプレクサ回路１
１にて１つの試験信号ｅ₁ に変換されて出力端子１３か
ら出力される。

【００４５】このように構成されたビット誤り付加装置
が組込まれた試験信号発生装置の動作を図３，図４，図
５に示す各タイムチャートを用いて説明する。なお、図
４，図５は図３のタイムチャートの時間軸を拡大した図
である。図１０に示す従来装置におけるタイムチャート
と同一部分には同一符号が付してある。したがって、重
複する部分の詳細説明は省略されている。

【００４６】まず、図１に示すように切換スイッチ２０
を開放して、１／Ｋ分周器１９から出力される動作禁止
信号ｇが１／Ｍ分周器９へ入力するのを禁止する。この
場合、１／Ｎ分周器７から出力される分周クロック信号
ｂはオアゲート１５を介して無条件に１／Ｍ分周器９へ
入力される。また、誤りチャンネル固定回路１６の誤り
チャンネル指定部２３においては、各ＦＦ１７ａ〜１７
ｃのセット端子Ｓ及びリセット端子Ｒに［Ｌ］［Ｌ］を
設定して、カウンタ回路１８から出力される３桁の計数
値［Ｄ₁ Ｄ₂ Ｄ₃ ］がデコーダ回路２２へ入力するよう
に設定する。

【００４７】この状態においては、図４に示すように、
分周信号ｄに同期して、カウンタ回路１８から出力され
る各桁のデータＤ₁ ，Ｄ₂ ，Ｄ₃ はもう一つの周期が長
い桁のデータＤ₄ との排他的論理和演算が実施されるの
で、デコーダ回路２２に印加された時点における計数値
［Ｄ₁ Ｄ₂ Ｄ₃ ］は、図示するように、最長周期桁のデ
ータＤ₄ がＨレベル期間においては、分周信号ｄの周期
（ビット誤り周期Ｔ_E）経過する毎に、［０］［１］
［２］……［６］［７］と上昇していき、最長周期桁の
データＤ₄ がＬレベル期間においては、分周信号ｄの周
期Ｔ_E 経過する毎に、逆に［７］［６］［５］……
［１］［０］と下降していく。

【００４８】なお、この上昇していく期間Ｔ_F ／２及び
下降していく期間Ｔ_F ／２は、分周信号ｄの周期Ｔ
_E （ビット誤り周期）のＮ倍である。したがって、周期
Ｔ_F ＝２ＮＴ_E でもって、デコーダ回路２２から同一チ
ャンネルに対するビット誤り付加信号が出力される。

【００４９】したがって、デコーダ回路２２から出力さ
れる各出力信号ｈ₁ 〜ｈ₈ は分周信号ｄの周期Ｔ_E （ビ
ット誤り周期）経過する毎にフレーム周期Ｔ₀ に等しい
パルス幅を有するビット誤り付加信号が順番に出力され
る。よって、このビット誤り信号が出力されている期間
に対応するチャンネルのデジタル試験信号ｃ₁ 〜Ｃ₈の
信号レベルが反転される。

【００５０】例えば図３に示すように、最初にチャンネ
ル１のデジタル試験信号ｃ₁ のビットデータ１１にビッ
ト誤りが付加されると、ビット誤り周期Ｔ_E 経過した時
点で、チャンネル２のデジタル試験信号ｃ₂ のビットデ
ータ４２にビット誤りが付加される。

【００５１】このように、ビット誤り周期Ｔ_E 経過する
毎に異なるチャンネルのデジタル試験信号ｃ₁ 〜ｃ₈ に
順次ビット誤りが付加されていく。よって、出力端子１
３から出力される試験信号ｅ₁ の各チャンネルのビット
データに均等にビット誤りが付加される。

【００５２】次に、切換スイッチ２０を閉じた状態の動
作を図５のタイムチャートを用いて説明する。

【００５３】切換スイッチ２０が閉じられた状態におい
ては、周期Ｔ_G （＝８Ｔ_E ）を有する動作禁止信号ｇが
オアゲート１５を介して１／Ｍ分周期９へ印加される。
その結果、パルス幅Ｔ₀ を有する動作禁止信号ｇの継続
期間は１／Ｍ分周器９から出力される分周信号ｄが１パ
ルス分抜ける。その結果、カウンタ回路１８における計
数値も同一値を維持する。

【００５４】例えば図５においては、デコーダ回路２２
に入力される計数値［Ｄ₁ Ｄ₂ Ｄ₃］が［１１０］から
［１１１］へ変化し、同一計数値［１１１］が連続する
間に動作禁止信号ｇに起因する周期Ｔ₀ の同一計数値
［１１１］が挿入される。その結果、次に出力信号ｈ₈
がビット誤り付加信号になるタイミングが１フレーム周
期Ｔ₀ 分だけ遅れる。

【００５５】一方、パルスパターン発生回路８からは、
休みなく各デジタル試験信号ｃ₁ 〜ｃ₈ が出力されてい
るので、結果的に、チャンネル８のデジタル試験信号ｃ
₈ にビット誤りが付加されるタイミングが遅れる。例え
ば、切換スイッチ２０を開放した状態の図４の場合と投
入した状態の図５とを比較する。切換スイッチ２０を開
放した状態においては、チャンネル８のデジタル試験信
号ｃ₈ の２２番目のデータと２５番目のデータとにビッ
ト誤りが付加されるが、切換スイッチ２０を投入した状
態においては、２２番目のデータと２６番目のデータと
にビット誤りが付加される。

【００５６】このように、１／Ｋ分周器１９から出力さ
れる動作禁止信号ｇを用いることによって、動作禁止信
号ｇの周期Ｔ_G が経過する毎に最後のビット誤り周期を
通常のビット誤り周期Ｔ_E から（Ｔ_E ＋Ｔ₀ ）へ延長さ
れる。よって、装置全体としてのビット誤り周期が増大
し、結果としてビット誤りがより一層ランダムに付加さ
れる。

【００５７】また、誤りチャンネル固定回路１６におけ
る誤りチャンネル指定部２３によって、デコーダ回路２
２に印加される計数値［Ｄ₁ Ｄ₂ Ｄ₃ ］を任意の値に固
定できる。よって、パルスパターン発生回路８から出力
される８チャンネルの各デジタル試験信号ｃ₁ 〜ｃ₈ の
うち任意に指定した特定のデジタル試験信号のみにビッ
ト誤りを付加できる。

【００５８】その結果、出力端子１３から出力される試
験信号ｅ₁ における任意のチャンネルを指定してビット
誤りを付加でき、試験対象に対するより綿密な試験を実
施できる。

【００５９】なお、本発明は上述した実施例に限定され
るものではない。例えばカウンタ回路１８の出力桁数を
３に限定して、各排他的論理輪ゲート２１₁ 〜２１₃ を
除去して、各データＤ₁ ，Ｄ₂ ，Ｄ₃ を直接各ＦＦ１７
ａ，１７ｂ，１７ｃへ入力することも可能である。この
場合、ビット誤り付加信号が各出力信号ｈ₁ ，ｈ₂ ，
…，ｈ₇ ，ｈ₈ に順番に現れた後に、再度同一のｈ₁ 〜
ｈ₈ の順番で繰り返す。

【００６０】さらに、実施例装置においては、１／Ｋ分
周器１９の分周比Ｋをチャンネル数Ｎに等しく設定した
が、Ｎ以外の任意の正整数に設定するも可能である。ま
た、チャンネル数Ｎも８に限定されることなく任意に設
定可能である。

【００６１】

【発明の効果】以上説明したように本発明のビット誤り
付加装置においては、パルスパターン発生回路から出力
される各デジタル試験信号のうちビット誤りを付加する
チャネルを順番または一定の手順に従って順次指定して
いる。したがって、出力される試験信号における全ての
チャンネルにビット誤りを均等に付加することができ、
たとえ時分割多重化されたデータ信号を取扱う試験対象
に対しても高度なビット誤り試験を実施できる。

【００６２】また、誤りチャンネル固定回路を操作する
ことによって、必要に応じて、ビット誤りが付加される
チャンネルを任意に選択固定できるので、例えばチャン
ネルを指定したより緻密なビット誤り試験を実施でき
る。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わるビット誤り付加装
置が組込まれた試験信号発生装置の概略構成を示すブロ
ック図。

【図２】 同実施例装置の要部を取出して示す詳細ブロ
ック図。

【図３】 同実施例装置の動作を示すタイムチャート。

【図４】 同じく同実施例装置の動作を示すタイムチャ
ート。

【図５】 同じく同実施例装置の動作を示すタイムチャ
ート。

【図６】 一般的な通信システムを示す図。

【図７】 一般的な伝送フォーマットを示す図。

【図８】 従来のビット誤り付加装置が組込まれた試験
信号発生装置の概略構成を示すブロック図。

【図９】 同従来装置の要部を取出して示す詳細ブロッ
ク図。

【図１０】 同従来装置の動作を示すタイムチャート。

【符号の説明】

７…１／Ｎ分周器、８…パルスパターン発生回路、９…
１／Ｍ分周器、１１…マルチプレクサ回路、１４₁ 〜１
４₈ …排他的論理和ゲート、１５…オアゲート、１６…
誤りチャンネル固定回路、１７ａ〜１７ｃ…フリップフ
ロップ、１８…カウンタ回路、１９…１／Ｋ分周器、２
０…切換スイッチ、２１₁ 〜２１₃ …排他的論理和ゲー
ト、２２…デコーダ回路、２３…誤りチャンネル指定
部、ａ…基準クロック信号、ｂ…分周クロック信号、ｃ
₁ 〜ｃ₈ …デジタル試験信号、ｅ₁…試験信号、ｄ…分
周信号、ｇ…動作禁止信号、ｈ₁ 〜ｈ₈ …出力信号。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 基準クロック信号を１／Ｎ（Ｎ：正整
   数）に分周する１／Ｎ分周器(7) と、この１／Ｎ分周器
   から出力される分周クロック信号に同期してＮチャンネ
   ルのデジタル試験信号を並列出力するパルスパターン発
   生回路(8) と、このパルスパターン発生回路から出力さ
   れたＮチャンネルのデジタル試験信号を前記基準クロッ
   ク信号に同期して１つの試験信号に多重化するマルチプ
   レクサ回路(11)とを有する試験信号発生装置から出力さ
   れる試験信号にビット誤りを付加するビット誤り付加装
   置において、 前記分周クロック信号を１／Ｍ（Ｍ：正整数）に分周す
   る１／Ｍ分周器(9) と、この１／Ｍ分周器から出力され
   る分周信号を計数して計数値を出力するカウンタ回路(1
   8)と、Ｎ個の出力信号を有し、前記計数値が指定する１
   個の出力信号をビット誤り付加信号とするデコーダ回路
   (22)と、前記マルチプレクサ回路へ入力される各チャン
   ネルのデジタル試験信号の信号路に介挿され、かつ前記
   デコーダ回路の各出力信号が印加され、印加された出力
   信号が前記ビット誤り付加信号のとき該当チャンネルの
   デジタル試験信号の信号レベルを反転するＮ個の信号反
   転回路 (14₁ 〜14₈ ）とを備えたビット誤り付加装置。
2. 【請求項２】 前記１／Ｍ分周器から出力される分周信
   号を１／Ｋ（Ｋ：正整数）に分周して動作禁止信号とし
   て出力する１／Ｋ分周器(19)と、前記１／Ｍ分周器へ入
   力される分周信号の信号路に介挿され、前記１／Ｋ分周
   器から出力された動作禁止信号の継続期間中前記分周信
   号の前記１／Ｍ分周器に対する入力を禁止するゲート回
   路(15)とを備えた請求項１記載のビット誤り付加装置。
3. 【請求項３】 前記デコーダ回路に対する計数値の入力
   路に介挿され、前記デコーダ回路に印加する計数値を、
   必要に応じて、外部から指定されたビット誤り付加チャ
   ンネルに対応する計数値に固定する誤りチャンネル固定
   回路(16)を備えた請求項１記載のビット誤り付加装置。